• 제목/요약/키워드: Digital structure design

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CMOS 공정 기반의 X-대역 위상 배열 시스템용 다기능 집적 회로 설계 (Design of CMOS Multifunction ICs for X-band Phased Array Systems)

  • 구본현;홍성철
    • 대한전자공학회논문지TC
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    • 제46권12호
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    • pp.6-13
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    • 2009
  • X-대역의 위상 배열 시스템에 응용 가능한 전력 증폭기, 6-bit 위상 변위기, 6-bit 디지털 감쇠기 및 SPDT 송수신 스위치를 각각 설계 및 측정하였다. 모든 회로는 CMOS 0.18 um 공정을 사용하여 구현되었다. 전력 증폭기는 2-단 차동 및 cascode 구조를 가지며, 20 dBm 의 P1dB, 19%의 PAE 의 성능을 8-11 GHz 주파수 대역에서 보였다. 6-bit 위상 변위기는 Embedded switched filter 구조를 가지며, 스위치용 nMOS 트랜지스터 및 마이크로스트립 선로로 인덕턴스를 구현하였다. $360^{\circ}$ 위상 제어가 가능하며 위상 해상도는 $5.6^{\circ}$ 이다. 8-11 GHz 주파수 대역에서 RMS phase 및 amplitude 오차는 $5^{\circ}$ 및 0.8 dB 이하이며, 삽입손실은 약 $-15.7\;{\pm}\;1,1\;dB$ 이다. 6-bit 디지털 감쇠기는 저항 네트워크와 스위치가 결합된 Embedded switched Pi-및 T-구조이며, 위상 배열 시스템에서 요구하는 낮은 통과 위상 변동 특성을 가지는 구조가 적용되었다. 최대 감쇠는 31.5 dB 이며 진폭 해상도는 0.5 dB 이다. 8-11 GHz 주파수 대역에서 RMS amplitude 및 phase 오차는 0.4 dB 및 $2^{\circ}$ 이하이며, 삽입손실은 약 $-10.5\;{\pm}\;0.8\;dB$ 이다. SPDT 송수신 스위치는 series 및 shunt nMOS 트랜지스터의 쌍으로 구성되었으며 회로의 면적을 최소화하기 위해 1개의 수동 인덕터만으로 SPDT 기능을 구현하였다. 삽입손실은 약 -1.5 dB, 반사손실은 -15 dB 이하이며, 송수신 격리 특성은 -30 dB 이하이다. 각각의 칩 면적은 $1.28\;mm^2$, $1.9mm^2$, $0.34\;mm^2$, $0.02mm^2$ 이다.

순서적 역방향 상태천이 제어에 의한 역추적 비터비 디코더 (Trace-Back Viterbi Decoder with Sequential State Transition Control)

  • 정차근
    • 대한전자공학회논문지TC
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    • 제40권11호
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    • pp.51-62
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    • 2003
  • 본 논문에서는 역추적 비터비 디코더의 순서적 역방향 상태천이 제어에 의한 새로운 생존 메모리 제어와 복호기법을 제안한다. 비터비 알고리즘은 채널오류의 검출과 정정을 위한 부호기의 상태를 추정해서 복호하는 최우추정 복호기법이다. 이 알고리즘은 심볼간 간섭의 제거나 채널등화 등 디지털 통신의 광범위한 분야에 응용되고 있다. 반복연산의 과정을 내포하고 있는 비터비 디코더에서 처리속도의 향상과 함께 VLSI 칩 설계시 점유면적의 삭감을 통한 칩 사이즈의 축소 및 소비전력의 저감 등을 달성하기 위해서는 새로운 구조의 ACS 및 생존 메모리 제어에 관한 연구가 요구되고 있다. 이를 해결하기 위한 하나의 방안으로, 본 논문에서는 역추적 기법에 의한 복호과정에서 역방향 상태천이의 연속적인 제어에 의한 자동 복호 알고리즘을 제안한다. 제안방식은 기존의 방법에 비해 전체 메모리 사용량이 적을 뿐만 아니라 구조가 간단하다. 또한, 메모리 억세스 제어를 위한 주변 회로구성이 필요 없고, 메모리 억세스를 위한 대역폭을 줄일 수 있어 칩 설계시 area-efficiency가 높고 소비전력이 적어지는 특성이 있다 시스톨릭 어레이 구조 형태를 갖는 병렬처리 구성과, 채널잡음을 포함한 수신 데이터로부터의 복호와 구체적인 응용 시스템에 적용한 결과를 제시한다.

능동 위상 배열 SAR 안테나를 위한 X-대역 송수신 모듈의 설계 및 제작 (A Design and Fabrication of the X-Band Transmit/Receive Module for Active Phased Array SAR Antennas)

  • 정민길;김상근;나형기;이종환;이동우;백승훈
    • 한국전자파학회논문지
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    • 제20권10호
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    • pp.1050-1060
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    • 2009
  • 본 논문에서는 능동 위상 배열 안테나를 가지는 SAR(Synthetic Aperture Radar)용 X-대역 T/R(Transmit/Receive) 모듈을 설계, 제작하였다. T/R 모듈은 X-대역에서 800 MHz 이상 대역폭을 가지며 이중 편파 운용이 가능하다. 송신 출력 7 W 이상에 잡음지수 3.9 dB 이하를 가진다. 위상과 이득은 6비트 위상변위기와 6비트 디지털 감쇠기에 의해 각각 제어된다. 게다가 제작된 T/R 모듈은 방향성 결합기와 전력분배기로 연결되는 성능 점검/보정 포트를 가진다. LTCC 다층 기판을 사용하여 고직접화 T/R 모듈이 가능하게 하였다. 모든 동작 주파수 대역에서 수신시 RMS 이득 오차는 최대 0.8 dB 이하이고, 송/수신시 RMS 위상 오차는 최대 $4^{\circ}$ 이하로 측정되었고, 또한 시험 결과 T/R 모듈은 요구되는 전기적인 성능을 만족하였다. 이 구조는 능동 위상 배열 SAR용 안테나에 적용될 수 있음을 확인하였다.

고정밀 위성항법 수신기용 RF 수신단 설계 (Design of RF Front-end for High Precision GNSS Receiver)

  • 장동필;염인복;이상욱
    • 한국위성정보통신학회논문지
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    • 제2권2호
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    • pp.64-68
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    • 2007
  • 본 논문에서는 기존의 GPS 항법 신호와 유럽에서 새롭게 추진되고 있는 갈릴레오 위성 항법 신호를 동시에 수신할 수 있는 광대역 고정밀 위성 항법 수신기의 RF 수신단 장치 설계 및 제작 결과에 대하여 기술하고 있다. 고정밀 광대역 위성 항법 수신기는 L - 대역 안테나, 항법 신호별 RF/IF 변환부, 그리고 고성능 기저대역 신호 처리부로 구성되어진다. L - 대역 안테나는 $1.1GHz{\sim}1.6\;GHz$를 수신할 수 있어야 하며, 항법 위성이 지평선 가까이에 있을 경우의 항법 신호를 수신할 수 있어야 한다. 갈릴레오 위성 항법 신호는 L1, E5, E6의 서로 다른 대역의 신호를 가지고 있으며, 신호 대역폭이 20MHz 이상으로 기존의 GPS위성 항법 신호보다 광대역이며, 따라서 수신기의 IF 주파수가 높아지며, 수신기의 처리 속도도 빨라져야 한다. 본 연구에서 개발한 수신기의 RF/IF 변환부는 단일 하향 변환기 구조의 디지털 IF 기술로 설계되었으며, IF 주파수는 위성 항법 신호의 최대 대역폭과 표본화 주파수 등을 고려하여 140MHz로 설정하였으며, 표본화 주파수는 112MHz로 설정하였다. RF/IF 변환부의 최종 출력은 디지털 IF 신호로서, IF 신호를 AD 변환기로 처리하여 얻게 된다. 본 연구에서 설계된 위성 항법용 고정밀 수신기 RF 수신단은 - 130 dBm의 입력 신호에 대하여 40dB Hz 이상의 C/N0 특성을 가지며, 40dB 이상의 동적 범위를 갖도록 자동 이득조절 장치가 포함되어 있다.

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200-MHz@2.5-V 0.25-$\mu\textrm{m}$ CMOS 파이프라인 적응 결정귀환 등화기 (A 200-MHz@2.5V 0.25-$\mu\textrm{m}$ CMOS Pipelined Adaptive Decision-Feedback Equalizer)

  • 안병규;이종남;신경욱
    • 한국정보통신학회:학술대회논문집
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    • 한국해양정보통신학회 2000년도 춘계종합학술대회
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    • pp.465-469
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    • 2000
  • 광대역 무선 디지털 통신 시스템용 파이프라인 적응 결정귀환 등화기 (pipelined adaptive decision- feedback equalizer; PADFE)를 0.25-$\mu\textrm{m}$ CMOS 공정을 사용하여 full custom 단일 칩으로 설계하였다. ADFE의 동작속도를 향상시키기 위해 DLMS (delayed least-mean-square)을 적용한 2-stage 파이프라인 구조로 설계하였다. PADFE의 필터와 계수갱신 블록 등 모든 연산을 redundant binary (RB) 수치계로 처리하였으며, 2의 보수 수치계를 사용하는 기존의 방식에 비해 연산량의 감소와 동작속도의 향상이 얻어졌으며, 또한 전체적인 구조의 단순화에 의해 VLSI 구현이 용이하다는 장점을 갖는다. COSSAP을 이용한 알고리듬 레벨 시뮬레이션을 통해 파이프라인 stage 수, 필터 tap 수, 계수 및 내부 비트 수 등의 설계 파라메터 결정과 bit error rate (BER), 수렴속도 등을 분석하였다. 설계된 PADFE는 약 205,000개의 트랜지스터로 구성되며, 코어의 면적은 1.96$\times$1.35-mm$^{2}$이다. 시뮬레이션 결과, 2.5-V 전원전압에서 200-MHz의 클록 주파수로 안전하게 동작할 수 있을 것으로 예상되며, 평균 전력소모는 약 890-mW이다.

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Channel and Gate Workfunction-Engineered CNTFETs for Low-Power and High-Speed Logic and Memory Applications

  • Wang, Wei;Xu, Hongsong;Huang, Zhicheng;Zhang, Lu;Wang, Huan;Jiang, Sitao;Xu, Min;Gao, Jian
    • JSTS:Journal of Semiconductor Technology and Science
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    • 제16권1호
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    • pp.91-105
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    • 2016
  • Carbon Nanotube Field-Effect Transistors (CNTFETs) have been studied as candidates for post Si CMOS owing to the better electrostatic control and high mobility. To enhance the immunity against short - channel effects (SCEs), the novel channel and gate engineered architectures have been proposed to improve CNTFETs performance. This work presents a comprehensive study of the influence of channel and gate engineering on the CNTFET switching, high frequency and circuit level performance of carbon nanotube field-effect transistors (CNTFETs). At device level, the effects of channel and gate engineering on the switching and high frequency characteristics for CNTFET have been theoretically investigated by using a quantum kinetic model. This model is based on two-dimensional non-equilibrium Green's functions (NEGF) solved self - consistently with Poisson's equations. It is revealed that hetero - material - gate and lightly doped drain and source CNTFET (HMG - LDDS - CNTFET) structure can significantly reduce leakage current, enhance control ability of the gate on channel, improve the switching speed, and is more suitable for use in low power, high frequency circuits. At circuit level, using the HSPICE with look - up table(LUT) based Verilog - A models, the impact of the channel and gate engineering on basic digital circuits (inverter, static random access memory cell) have been investigated systematically. The performance parameters of circuits have been calculated and the optimum metal gate workfunction combinations of ${\Phi}_{M1}/{\Phi}_{M2}$ have been concluded in terms of power consumption, average delay, stability, energy consumption and power - delay product (PDP). In addition, we discuss and compare the CNTFET-based circuit designs of various logic gates, including ternary and binary logic. Simulation results indicate that LDDS - HMG - CNTFET circuits with ternary logic gate design have significantly better performance in comparison with other structures.

물류 및 유통산업의 블록체인 활용과 정책 방향 (Application and Policy Direction of Blockchain in Logistics and Distribution Industry)

  • 김기흥;심재현
    • 산경연구논집
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    • 제9권6호
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    • pp.77-85
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    • 2018
  • Purpose - The purpose of this study is to subdivide trade transaction-centered structure in a logistics/distribution industry system to apply blockchain, to establish and resolve with which types of technology, and to provide policy direction of government institution and technology to apply blockchain in this kind of industry. Research design, data, and methodology - This study was conducted with previous researches centered on cases applied in various industry sectors on the basis of blockchain technology. Results - General fields of blockchain application include digital contents distribution, IoT platform, e-Commerce, real-estate transaction, decentralized app. development(storage), certification service, smart contract, P2P network infrastructure, publication/storage of public documents, smart voting, money exchange, payment/settlement, banking security platform, actual asset storage, stock transaction and crowd funding. Blockchain is being applied in various fields home and abroad and its application cases can be explained in the banking industry, public sector, e-Commerce, medical industry, distribution and supply chain management, copyright protection. As examined in the blockchain application cases, it is expected to establish blockchain that can secure safety through distributed ledger in trade transaction because blockchain is established and applied in various sectors of industries home and abroad. Parties concerned of trade transaction can secure visibility even in interrupted specific section when they provide it as a base for distributed ledger application in trade and establish trade transaction model by applying blockchain. In case of interrupted specific section by using distributed ledger, blockchain model of trade transaction needs to be formed to make it possible for parties concerned involved in trade transaction to secure visibility and real-time tracking. Additionally, management should be possible from the time of contract until payment, freight transfer to buyers through land, air and maritime transportation. Conclusions - In order to boost blockchain-based logistics/distribution industry, the government, institutionally, needs to back up adding legal plan of shipping, logistics and distribution, reviewing standardization of electronic switching system and coming up with blockchain-based industrial road maps. In addition, the government, technologically, has to support R&D for integration with other high technology, standardization of distribution industry's blockchain technology and manpower training to expand technology development.

항공기용 평면형 능동 전자주사식 위상 배열(AESA) 레이더 프로토 타입 개발 (Development of Planar Active Electronically Scanned Array(AESA) Radar Prototype for Airborne Fighter)

  • 정민길;김동윤;김상근;전상미;나형기
    • 한국전자파학회논문지
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    • 제21권12호
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    • pp.1380-1393
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    • 2010
  • 본 논문에서는 T/R(Transmit/Receive) 모듈을 이용한 항공기용 평면형 능동 전자주사식 위상 배열(AESA) 레이더 프로토 타입을 설계, 제작 및 시험하였다. LIG넥스원은 항공기용 레이더 개발에 필요한 핵심 기술 확보를 목적으로 AESA 레이더 프로토 타입을 개발하였다. 본 프로토 타입은 복사 소자 배열, 다수의 T/R 모듈, RF 급전기, 전원 분배, 빔 조향기, 아날로그/디지털 변환기(ADC)를 가지는 소형화된 수신기 및 액냉식 냉각과 지지 구조체로 구성되어 있다. 안테나 장치는 590 mm 직경에, 536개의 능동 소자를 배열할 수 있는 크기를 가진다. 각 T/R 모듈들은 삼각 배열을 적용하여 $14.7\;mm{\times}19.5\;mm$ 간격으로 배치하였다. 송신 최대 듀티 운용시 2,310 W의 전력이 입력되며, 발열은 1,554 W를 발산하게 된다. AESA 레이더 프로토 타입은 근접 전계 챔버에서 시험하였고, 그 결과 정확하고 유연한 제어에 의한 빔 조향과 빔 형성을 제공하는 빔 패턴을 확인할 수 있었다.

배터리 전류의 정밀 측정을 위한 단일 비트 2차 CIFF 구조 델타 시그마 모듈레이터 (A Single-Bit 2nd-Order CIFF Delta-Sigma Modulator for Precision Measurement of Battery Current)

  • 배기경;천지민
    • 한국정보전자통신기술학회논문지
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    • 제13권3호
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    • pp.184-196
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    • 2020
  • 본 논문에서는 배터리 관리 시스템 (BMS)에서 2차 전지 배터리를 통해 흐르는 전류의 정밀한 측정을 위한 cascaded-of-integrator feedforward (CIFF) 구조의 단일 비트 2차 델타-시그마 모듈레이터를 제안하였다. 제안된 모듈레이터는 2개의 스위치드 커패시터 적분기, 단일 비트 비교기, 비중첩 클록 발생기 및 바이어스와 같은 주변 회로로 구현하였다. 제안된 구조는 낮은 공통 모드 입력 전압을 가지는 low-side 전류 측정 방법에 적용되도록 설계되었다. Low-side 전류 측정 방법을 사용하면 회로 설계에 부담이 줄어들게 되는 장점을 가진다. 그리고 ±30mV 입력 전압을 15비트 해상도를 가지는 ADC로 분해하기 때문에 추가적인 programmable gain amplifier (PGA)를 구현할 필요가 없어 수 mW의 전력소모를 줄일 수 있다. 제안된 단일 비트 2차 CIFF 델타-시그마 모듈레이터는 350nm CMOS 공정으로 구현하였으며 5kHz 대역폭에 대해 400의 oversampling ratio (OSR)로 95.46dB의 signal-to-noise-and-distortion ratio (SNDR), 96.01dB의 spurious-free dynamic range (SFDR) 및 15.56비트의 effective-number-of-bits (ENOB)을 달성하였다. 델타 시그마 모듈레이터의 면적 및 전력 소비는 각각 670×490㎛2 및 414㎼이다.

DCT 맵 FSVQ와 단방향 분포 허프만 트리를 이용한 영상 압축 (Image Compression Using DCT Map FSVQ and Single - side Distribution Huffman Tree)

  • 조성환
    • 한국정보처리학회논문지
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    • 제4권10호
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    • pp.2615-2628
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    • 1997
  • 본 논문에서는 영상 전송을 위한 벡터 양자화기를 설계할 때 2차원 DCT에 근거한 DCT 맵과 유한상태 벡터 양자화를 이용하는 새로운 부호책(codebook) 설계 알고리듬을 제안한다. 영상을 윤곽선이 많은 부분과 적은 부분으로 나누어 맵을 만들고 이 맵에 따라 영상의 중요한 특징들을 2차원 DCT로 추출한다. 유한상태 벡터 양자화기의 마스터 부호책은 트리 구조에 근거한 2진 트리를 사용하여 두 영역을 따로 학습세트로 나눔으로서 만들어진다. 이와 같이 작성된 마스터 부호책으로부터 상태 부호책을 작성하여 입력 벡터에 대하여 마스터 부호책이 아닌 상태 부호책으로부터 부호단어를 찾는다. 또한 인덱스의 부호화는 고속 디지털 전송에 중요한 부분이기 때문에 고정길이의 부호를 엔트로피 부호화 법칙에 따라 가변 길이의 부호로 바꾸어 수행한다. 즉, 설계한 부호책에서 각 부호에 전송 부호 할당은 허프만 부호화를 수행하는데, 허프만 트리에서의 허프만 코드의 생성을 빠르게 하기 위해 본 논문에서는 트리의 단방향 분포 허프만 트리 알고리듬을 제안한다. Einstein과 Bridge 영상에 대하여 본 알고리듬으로 영상을 부호화했을 때 PNN 알고리듬보다는 각각 2.94 dB과 2.48 dB만큼, CVQ 알고리듬보다 각각 약 1.75 dB과 0.99dB만큼 더 좋은 영상의 화질을 얻을 수 있었다.

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