• 한국군사과학기술학회지
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• 제8권4호
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• pp.102-109
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• 2005

In this paper, we propose a new listen-in technique to overcome the problems and the shortcomings which could possibly meet in the previous listen-in methods to deal with the blind signal manually according to operator's decision. In the proposed listen-in method, receiving the signals, classifying the modulation types, and demodulating the signals can be done automatically without operator's intervention. We realize the listen-in technology by developing the high speed frequency tuner, the automatic modulation recognizer, and the signal demodulator. In conclusion, we confirm and show that the developed equipment has a good performance in classifying the modulation type through the computer simulation and the field test.

• 대한전기학회:학술대회논문집
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• 대한전기학회 2004년도 추계학술대회 논문집 전기기기 및 에너지변환시스템부문
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• pp.224-226
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• 2004

Digital Kalman filter is presented as a powerful approach to obtain the reference estimation of the control current for shunt active power filter. This algorithm provides the best estimate of the fundamental and harmonic frequency components from the sampled values of the line current or voltage. By adopting of the digital Kalman filtering algorithm, the structure of the control algorithm eliminates the need of a Phase locked loop(PLL) for the synchronization of the reference signal used in the compensation and it not sensitive to the distortion of the line voltage. The effectiveness of the algorithm is confirmed by the computer simulations.

• 한국철도학회:학술대회논문집
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• 한국철도학회 2004년도 추계학술대회 논문집
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• pp.1480-1485
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• 2004

In this paper, a real-time digital kalman filtering algorithm is used to obtain the reference estimation of the control current for shunt active power filter. This algorithm provides the best estimate of the fundamental and harmonic frequency components from the sampled values of the line current or voltage waveform. By adopting of the digital Kalman filtering algorithm, the structure of the control algorithm eliminates the need of a Phase locked loop(PLL) for the synchronization of the reference signal used in the compensation and it not sensitive to the distortion of the line voltage. The effectiveness of the algorithm is confirmed by the computer simulations.

• 대한전기학회:학술대회논문집
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• 대한전기학회 2009년도 제40회 하계학술대회
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• pp.1124_1125
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• 2009

이 논문에서는 멀티스트링 타입 계통연계형 3상 태양광 발전 시스템 개발 과정중 인버터 파트에 필요한 기본적인 기술들을 살펴보고 검증해 보았다. 계통연계에 필요한 위상추종제어 3상 DPLL(Digital Phase Locked Loop)과 DC 링크 전압제어 그리고 계통전류 제어기의 구조와 비간섭전류제어 등을 살펴보고 무변압기형에 사용되는 3상인버터의 L-C-L 필터 설계 방법을 살펴보고 L-C 필터와 비교하여 살펴보았다. 최종적으로 앞에서 언급하였던 제어기와 이론 등을 시뮬레이션으로 검증하였으며 현재 개발 중인 프로토타입 하드웨어 설계에 대해서도 기술하였다.

• Journal of Advanced Marine Engineering and Technology
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• 제30권3호
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• pp.444-448
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• 2006

In this paper, a frequency synthesizer for X-band FMCW radars is proposed. Some X-band FMCW radars have been used as a level sensor for tanker ship and the resolution of the level sensor may be mainly depend on linearity of frequency sweep. For a linear frequency sweep. the proposed synthesizer employs a phase-locked loop using prescalars and a high speed digital PLL chip. The measured results show that the linear frequency sweep range is from 10 GHz to 11 GHz and the output power of the synthesizer is minium 7 dBm. and the phase noise is about -80 dBc/Hz at 100 KHz offset from 11 GHz.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2003년도 하계종합학술대회 논문집 Ⅳ
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• pp.2180-2183
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• 2003

본 논문에서는 광 디스크의 기록 밀도 증가에 따른 신호품질의 열화나 노이즈가 심한 환경에서 DPLL(Digital Phase Locked Loop)의 성능을 개선하기 위한 FD(Frequency Detector)와 PD(Phase Detector) 알고리즘을 제안한다. 제안된 PD 알고리즘은 노이즈에 의해 왜곡되어 RLL 조건을 위배하는 입력신호, 즉 RLL 조건에 의해 결정되는 최소 런 길이보다 주기가 작은 신호에 의해 발생하는 위상오차를 위상오차 보정 시 사용하지 않도록 설계하여 잘못된 정보에 의한 위상오차 보정이 일어나지 않도록 하였다 제안된 FD 알고리즘은 주파수를 추적하기 위해 삽입되는 신호인 Sync 신호의 symmetry 특성을 이용하여 샘플패턴을 검출하도록 하여 기존의 주파수 오차 보정 알고리즘보다 향상된 주파수 추적 성능을 가지도록 하였다.

• 한국정밀공학회지
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• 제19권9호
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• pp.172-178
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• 2002

One of the ever-increasing demands on the performances of heterodyne interferometers is to improve the measurement resolution, of which current state -of-the-art reaches the region of sub-nanometers. So far, the demand has been met by increasing the clock speed that drives the electronics involved fur the phase measurement of the Doppler shift, but its further advance is being hampered by the technological limit of modem electronics. To cope with the problem, in this investigation, we propose a new scheme of phase -measuring electronics that reduces the measurement resolution without further increase in clock speed. Our scheme adopts a super-heterodyne technique that lowers the original beat frequency to a level of 1 MHz by mixing it with a stable reference signal generated from a special phase- locked-loop. The technique enables us to measure the phase of Doppler shift with a resolution of 1.58 nanometer at a sampling rate of 1 MHz. To avoid the undesirable decrease in the maximum measurable speed caused by the lowered beat frequency, a special form of frequency up-down counting technique is combined with the super-heterodyning. This allows performing required phase unwrapping simply by using programmable digital gates without 2n ambiguities up to the maximum velocity guaranteed by the original beat frequency.

• 한국통신학회논문지
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• 제26권12A호
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• pp.2000-2011
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• 2001

본 논문에서는 기존 1배속 및 6배속과 같은 저속 DVD 시스템에서 설계되었던 Analog PLL(Phase Locked Loop)을 고배속 동작에 유용하게 디지털화 했으며, 고속인 20배속 DVD 시스템에서의 최적 Digital PLL 모델을 제시하였다. 특히, 고속 DVD 시스템 설계에서 성능 열화의 주요 원인인 bulk delay, 샘플링 클럭 주파수 오타, 비대칭 신호 현상과 같은 채널 영향들을 고려하여 안정적으로 동작할 수 있는 DPLL 설계에 초점을 맞추었다. 우선, DPLL에서는 새로운 타이밍 에러 검출 알고리즘으로 변형된 Early-Late 방법을 제시하였다. 그리고, 비대칭 신호 보정기에는 고속으로 동작하고 안정적으로 보정 역할을 수행하는 영점교차 지점을 이용한 4샘플 신호 보정 알고리즘을 설계하였다. 본 논문에서 제안하는 타이밍 에러 검출기는 기존 방식에 비해 각각, 3dB의 SNR 이득과 지터성능이 4배 향상됨을 볼 수 있었고 또한, 영점교차 지점에서 4샘플 신호를 이용한 보정 알고리즘은 기존 방식에 비해 보상시간의 50% 단축과 2dB의 SNR 이득, 지터 성능의 34% 효율을 볼 수 있었다. 최종적으로 제안된 비대칭 보정기와 DPLL이 통합된 시스템을 BER 성능 평가를 통해서 기존 알고리즘에 비해 제안된 방식이 0.4dB, 2dB 성능 향상을 확인하였다.

• 한국전자파학회논문지
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• 제19권11호
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• pp.1272-1280
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• 2008

본 논문에서는 빠른 천이 시간 및 고해상도 특성을 동시에 만족하기 위해 주로 사용되는 DDS Driven PLL 구조 주파수 합성기의 위상 잡음 분석을 위한 모델링 방안을 제안하였다. 기준 주파수 발진기(reference oscillator) 및 전압 제어 발진기(VCO: Voltage Controlled Oscillator)는 Leeson 모델을 적용하여 측정 데이터를 근사하는 방법을 사용하였고, DDS 칩의 위상 잡음원은 DAC(Digital to Analog Converter) 동작에 근사하여 모델링하였다. PLL의 위상 잡음은 디지털 분주기의 위상 잡음원으로 근사하여 모델링하였으며, 특히 저역 통과 필터(low pass filter)의 각 소자들의 위상 잡음은 전압 제어 발진기의 위상 잡음과 함께 고려하는 방법을 제안하였다. 모델링된 각 잡음 원들을 선형 시스템 영역에서 중첩의 원리를 이용하여 분석함으로써 주파수 합성기 출력의 위상잡음 분포를 예측하였고, 그 결과를 제작된 주파수 합성기의 측정 결과와 비교 평가하였다.

• 한국전자파학회논문지
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• 제25권9호
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• pp.903-911
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• 2014

본 논문에서는 광대역 수신기에서 고속으로 동작하며, 위상 잡음의 크기와 형태를 개선한 이중 PLL 구조 주파수 합성기를 제안한다. 위상 잡음 및 불요신호의 개선을 위해 두 번째 PLL의 기준 주파수로 사용되는 첫 번째 PLL의 출력주파수를 변경하였다. 6.5~8.5 GHz에서 동작하며, 디지털 NCO(Numerically Controlled Oscillator)와 연계하여 주파수 해상도 1 Hz를 만족하는 주파수 합성기를 설계하였고, 제작된 주파수 합성기는 동조속도 60 us 이내로 동작하며, 출력 전력은 약 -3 dBm 이상, 위상 잡음은 10 kHz offset에서 -95 dBc/Hz 이하를 만족한다.