• 전자공학회논문지
• /
• 제50권6호
• /
• pp.131-137
• /
• 2013

광각 카메라는 단 초점 렌즈를 장착하여 넓은 시야의 이미지를 처리하는데, 렌즈의 광학 문제로 인해 이미지에 베럴 왜곡(barrel distortion)이 발생한다. 본 논문에서는 베럴 왜곡을 실시간 디지털 신호처리를 통해 보정하기 위한 낮은 복잡도의 프로세서 구조를 제시하고 이를 실제 구현하여 유효성을 검증하였다. 제안하는 왜곡 보정 프로세서는 하드웨어 복잡도를 낮추기 위해서, 좌표 위치 보정에 필요한 계산을 점증적(incremental)으로 수행한다. 또한, 높은 보정 속도를 달성하기 위해 파이프 라인 구조로 설계하였다. 설계된 보정 프로세서는 $0.11{\mu}m$ complementary metal-oxide semiconductor(CMOS) 공정을 사용하여 14.3K의 논리 게이트로 구현되었다. $2048{\times}2048$ 픽셀 영상에 대하여, 최대 314MHz의 동작 주파수로 초당 74.86번의 속도로 보정이 가능하다.

• 정보보호학회논문지
• /
• 제30권4호
• /
• pp.605-616
• /
• 2020

난독화 기술은 프로그램의 기능성은 그대로 유지하면서 자료구조, 제어흐름 등 내부 로직을 변형함으로써 프로그램의 분석을 지연시키는 기술이다. 그러나 이러한 난독화 기술을 악성코드에 적용함으로써 안티바이러스 소프트웨어의 악성코드 탐지율을 저하시키는 사례가 빈번하게 발생하고 있다. 소프트웨어 지적재산권을 보호하기 위하여 적용되는 난독화 기술이 역으로 악성코드에 적용됨으로써 악성코드 탐지율을 저해할 뿐만 아니라 이의 분석을 어렵게 하여 악성코드의 기능성 파악에도 어려움을 주게 되므로 난독화가 적용된 코드를 원본에 가깝게 복원할 수 있는 역난독화 기술의 연구 또한 꾸준히 지속 되어야 한다. 본 논문에서는 상용 난독화 도구 중 대중적으로 널리 알려져 있는 도구인 VMProtect 3.4.0에서 제공하는 세부 난독화 기술 중 Pack the Output File, Import Protection의 옵션이 적용되어 난독화 된 코드의 특징을 분석하고 이의 역난독화 알고리즘을 제시하고자 한다.

• 조명전기설비학회논문지
• /
• 제18권5호
• /
• pp.74-82
• /
• 2004

본 논문은 엘리베이터용 표면부착형 영구자석형 동기전동기의 속도제어를 기술하였다. 엘리베이터 전동기는 컴팩트하고 슬립형이 되어야 한다. 제안된 기법은 속도 및 토크제어를 위해 벡터제어 알고리즘을 사용하였으며, 속도제어기와 전류제어기에 windup 현상을 방지하기 위해 Anti-windup 기법을 적용하였다. 이 시스템은 컴팩트하고 저렴하게 설계하기 위하여 고속 32비트 DSP(TMS320C31-50), 고직접 논리소자 FPGA(EPF10K10TI144-3)로 수행되었다. 제안된 기법은 기계실 없는 엘리베이터용 3상 13.3[kW] 표면부착형 동기전동기로 시뮬레이션 및 실험을 통하여 결과를 확인하였다.

• 한국위성정보통신학회논문지
• /
• 제10권3호
• /
• pp.38-43
• /
• 2015

본 논문에서는 소프트웨어로 검증된 GPS 신호생성 알고리즘을 FPGA 기반으로 구현함으로써 RF레벨에서 다중 위성신호를 실시간으로 생성 가능한 GPS 신호생성기에 대해 기술한다. 탑재된 신호생성 알고리즘은 궤도 및 환경 오차 모델을 반영하고 수신기 위치를 기반으로 위성 신호를 모의한다. GPS 신호생성기 하드웨어는 16개의 위성 신호를 실시간으로 생성할 수 있는 디지털보드와 IF Data를 RF 신호로 변환해주는 아날로그보드로 구성되어 있다. Windows 기반의 신호생성 시뮬레이터를 제어하는 소프트웨어를 통해 항법신호뿐만 아니라 기만신호, 재밍신호를 생성이 가능하며 GIS 화면위에서 수신기의 경로를 편집할 수 있는 시나리오 구성 기능이 제공된다. GPS 신호생성기는 성능은 상용수신기를 이용해 검증하였다. GPS 신호생성기를 이용한 응용 예로써 실내측위 시스템을 구성하고 시험하였으며 실내측위 시스템의 정확도를 개선하는 것은 추가적인 연구를 진행하고 있다.

• Journal of Power Electronics
• /
• 제14권6호
• /
• pp.1303-1313
• /
• 2014

Dynamic behavior of the harmonic detection part of an active power filter (APF) has an essential role in filter compensation performances during transient conditions. Instantaneous power (p-q) theory is extensively used to design harmonic detectors for active filters. Large overshoot of p-q theory method deteriorates filter response at a large and rapid load change. In this study the harmonic estimation of an APF during transient conditions for balanced three-phase nonlinear loads is conducted. A novel fuzzy instantaneous power (FIP) theory is proposed to improve conventional p-q theory dynamic performances during transient conditions to adapt automatically to any random and rapid nonlinear load change. Adding fuzzy rules in p-q theory improves the decomposition of the alternating current components of active and reactive power signals and develops correct reference during rapid and random current variation. Modifying p-q theory internal high-pass filter performance using fuzzy rules without any drawback is a prospect. In the simulated system using MATLAB/SIMULINK, the shunt active filter is connected to a rapidly time-varying nonlinear load. The harmonic detection parts of the shunt active filter are developed for FIP theory-based and p-q theory-based algorithms. The harmonic detector hardware is also developed using the TMS320F28335 digital signal processor and connected to a laboratory nonlinear load. The software is developed for FIP theory-based and p-q theory-based algorithms. The simulation and experimental tests results verify the ability of the new technique in harmonic detection of rapid changing nonlinear loads.

• 한국통신학회논문지
• /
• 제29권11A
• /
• pp.1271-1277
• /
• 2004

본 논문에서는 위상 오차를 개선한 디지털 사인 파형 생성을 위한 수치 제어 발진기 (NCO, Numerically Controlled Oscillator) 내의 세부 위상 조정기와 라운딩 처리기를 제안한다. 본 논문에서 제안된 세부 위상 조정기를 사용함으로써 원하는 사인 파형 출력 주파수와 클록 주파수와의 관계가 분수 관계식으로 나타나는 경우, 간단한 하드웨어의 사용으로 세부 조정값 B/A를 정확하게 처리할 수 있다. 또한 제안된 라운딩 처리기는 출력 스펙트럼 상에서 위상 잘라버림의 효과를 감소시킬 수 있다. 제안된 기술들을 cdma2000 3X 다중 반송파 채널 분리용 수치 제어 발진기에 적용하여 모의 실험한 결과 잡음 스펙트럼과 평균 자승 오차가 잘라버림 대비 8.68 dB와 5.5 dB 감소하였고, Paul 구조 대비 2.38 dB와 0.83 dB 감소함을 확인하였다.

• 전자공학회논문지
• /
• 제51권9호
• /
• pp.57-66
• /
• 2014

본 논문에서는 컬러 영상을 실시간 신호 처리 과정을 통해 보정하기 위한 낮은 복잡도의 배럴 왜곡 보정 프로세서의 구조를 제시하고, 이를 구현한 결과를 보인다. 제안하는 배럴 왜곡 보정 프로세서는 컬러 디모자이킹과 배럴 왜곡 보정 과정의 두 보간과정을 결합하여 하드웨어 복잡도를 낮추었다. 또한 배럴 왜곡 보정 과정의 공간적 지역성을 이용한 메모리 인터페이스를 설계하여 한 픽셀을 보정하는데 요구되는 메모리 대역폭을 크게 감소시켰다. 설계된 보정 프로세서는 $0.11-{\mu}m$ CMOS 공정을 사용하여 35K의 논리 게이트로 구현되었고, $2048{\times}2048$ 크기의 컬러 영상을 최대 606 MHz의 동작 주파수로 150 Mpixels/s의 속도로 보정할 수 있으며, 요구되는 메모리 대역폭은 1 read/correction이다.

• 전기전자학회논문지
• /
• 제14권3호
• /
• pp.190-198
• /
• 2010

피에조소자를 구동하여 자동카메라의 초점을 자동으로 제어하는 시스템에서 피에조를 구동하는 집적회로를 설계하였다. 가공된 피에조에 변위를 만들기 위해서는 고전압 DC가 필요하다. 휴대형기기에서 사용하는 3[V]~4.2[V]정도의 낮은 전원전압을 약 80[V]로 승압하여 피에조 구동전압으로 제공하는 한편 입력되는 1[Vp-p]의 제어신호를 -20[V]에서 +80[V]까지 조절되도록 설계하였다. 또한 IC 외부에 적용되는 소자가 최소가 되도록 하여 시스템의 전체 크기를 줄일 수 있도록 하였다. 제어용 프로세서로 IIC(Inter-IC) 인터페이스를 적용하기 위하여 구동회로 내부에 IIC 인터페이스 디지털 로직을 내장하였는데, 이는 제품의 검증, 양산시 양품판정을 쉽게 해주는 장점이 있다. 제작공정은 AMIS 사의 I2T100 2P_3M 공정을 사용하였는데 0.6[um], 100[V]급 BCD공정이며, 6INCH 웨이퍼를 사용하였다. 전원전압 3.6[V], 소비전력은 약 40[mW]정도이다. 칩 사이즈는 1600*1500 [$um^2$]이며, 칩을 소형패키지에 내장하여 조립하였기 때문에 휴대형기기에 적용이 편리하게 되어있다.

• 대한전자공학회논문지SD
• /
• 제37권11호
• /
• pp.74-84
• /
• 2000

본 논문은 TMS320C30과 호환되는 DSP(Digital Signal Processor)를 설계하고 구현하는 과정을 다룬다. 구조 설계를 위하여 DSP의 파이프라인 사이클마다 일어나는 일을 정의하기 위한 CBS(Cycle Based Simulator)를 구현하였다. CBS는 특정 명령어가 수행되기 위한 기능블럭의 동작, 제어신호 값, 각종 레지스터 값, 메모리 값 내부 버스의 값들을 제공해 주기 때문에 VHDL 코딩시의 중요한 레퍼런스가 된다. 논리 설계는 VHDL을 사용하였다. 설계된 DSP 검증을 위하여 논리 시뮬레이션 및 하드우ㅔ어 에뮬레이션을 하였다. 설계된 DSP는 0.6${\mu}m$ CMOS 라이브러리를 이용하여 구현하였다. 칩 복잡도는 45만 게이트이며 칩 크기는 $9{\times}9mm^2$이고 동작 속도는 20 MIPS이다. 제작된 칩을 이용하여 114종 명령에서 109개의 명령어와 13종의 알고리즘을 수행시켜 정상적으로 동작하는 것을 확인하였다.

• 대한전자공학회논문지SD
• /
• 제41권6호
• /
• pp.59-70
• /
• 2004

SMT(Simultaneous Multi Threading)구조는 여러 개의 독립적인 쓰레드들로부터의 명령어들을 이용하여, 이슈 슬롯을 채울 수 있도록 하는 쓰레드 레벨 병렬 성을 사용함으로서, 결국 프로세서의 성능을 향상시킨다. 독립적인 여러 개의 준비된 쓰레드들을 갖는다는 것은 실행 유닛들이 무용의 상태로 남아 있는 가능성을 줄일 수 있다는 의미이며, 이러한 사항은 결국 프로세서의 효율성을 증가 시키게 된다. SMT 프로세서에서 그러한 이점을 이용하기 위해서는, 이슈 유닛은 서로 다른 쓰레드들로부터의 여러 명령어들 간의 흐름을 제어해서, 그러한 명령어들 사이에서 충돌이 일어나지 않도록 해야 하지만, 이러한 사실로 인해 SMT 프로세서의 이슈 로직은 매우 복잡해지게 된다. 따라서, 본 논문에서 제안된 SMT 구조는 순차적 이슈와 완료 방식을 채택하여, 복잡한 레지스터 리네이밍이나 재순차 버퍼 등을 사용할 필요가 없이 비교적 간단한 스코어보드 어레이만을 사용하는 이슈 구조를 사용할 수 있게 하였다, 그러나, 여전히 SMT용 스코어보드 구조는 일반적인 단일 쓰레드의 범용 프로세서의 경우보다는 훨씬 더 복잡하고 많은 비용이 소요된다. 본 논문은 ARM 기본의 순차적 SMT 아키텍처 상에서의 최적의 스코어보드메커니즘에 대한 구현을 제안한다.