• 한국재료학회지
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• 제1권4호
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• pp.229-235
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• 1991

$Ta_2O_5$ 박막은 실리콘산화막, 실리콘질화막 박막에 비해 유전율은 높으나 누설전류밀도가 높고, 절연파괴강도가 낮아 DRAM의 커패시터용 재료로서 실용화가 되지 못하고 있다. 본 연구에서는 LPCVD법으로 형성시킨 $300{\AA}$ 두께의 $Ta_2O_5$ 유전체박막에 대해 후속열처리 또는 전극재료를 변화시켜 열악한 전기적 특성의 원인을 규명하고자 하였다. 그 결과 다결정 실리콘 전극의 경우 성막상태의 $Ta_2O_5$ 박막은 전극에 의한 환원반응에 의해 전기적 특성이 열화됨을 알 수 있었고, 이를 TiN 전극의 사용으로 억제시킬 수 있었다. 다결정 실리콘 전극의 경우 성막상태의 $Ta_2O_5$ 유전체는 누설정류밀도가 $10^{-1}A/cm^2$, 절연파괴강도가 1.5MV/cm 정도였으며, $800^{\circ}C$에서 $O_2$열처리를 하면 전기적 특성은 개선되나, 유전율이 낮아진다 TiN 전극을 채용할 경우 누설전류밀도 $10^{-6}~10^{-7}A/cm^2$, 절연파괴강도 7~12MV/cm 로 ONO(Oxide-Nitride-Oxide) 박막과 비슷한 $Ta_2O_5$ 고유전막을 얻을 수 있었다.

• 한국건축시공학회지
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• 제13권6호
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• pp.579-584
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• 2013

유사시 군 지휘시설에서는 시설 외부로부터의 수자원 및 에너지자원 공급이 차단 혹은 제한된다. 따라서 방호시설 내부에는 작전기간 중 필요한 충분한 양의 수자원 및 에너지자원을 확보하고 있어야 한다. 하지만, 전쟁양상의 변화는 시설내부에서 최소 2주 이상의 작전지속성을 요구하고 있다. 이러한 요구로 인하여 유사시에도 시설 외부로부터 내부로의 수자원 및 에너지자원 공급이 불가피하게 되었다. 이에 본 연구에서는 유전체 자체의 EMP 차폐 성능에 착안하여, 작전지속성 보장을 위한 충분한 급수/급유가 가능한 도파관 설치를 위하여 도파관 직경 및 유전체 종류에 따른 EMP 방호성능을 실험적으로 분석하였다. 실험을 통해 다중 도파관을 통해 효과적인 EMP 차폐와 동시에 군 지휘시설 내부로의 안정적인 급수/급유가 가능함을 확인할 수 있었다.

• 한국진공학회지
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• 제17권6호
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• pp.560-565
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• 2008

본 연구에서는 PLZT 박막이 $(Pb_{0.92}La_{0.08})(Zr_{0.65}Ti_{0.35})O_3$ 조성의 타겟을 이용한 R.F. 마그네트론 스퍼터링공정에 의해 실리콘 웨이퍼 위에 증착되었다. PLZT 박막의 강유전특성을 향상시키기 위해 buffer layer인 $TiO_2$ 층이 사용되었으며, buffer layer의 후열처리온도 변화에 따른 PLZT 박막의 결정성과 유전특성이 연구되었다. buffer layer이 삽입되지 않은 PLZT 박막의 잔류분극값은 $19.13{\mu}C/cm^2$ 이었으며, 반면 $TiO_2$ buffer layer을 삽인한 후 후열처리 온도를 $600^{\circ}C$로 증가시킨 PLZT 박막의 잔류분극값은 $146.62{\mu}C/cm^2$까지 크게 증가하였다. 하부전극 백금(Pt)과 PLZT 박막층 사이에 삽입된 $TiO_2$ buffer layer의 특성과 PLZT 박막의 유전특성에 미치는 영향을 살펴보기 위해 글로우 방전 분광법 (glow discharge spectroscopy, GDS)이 PLZT 박막(PLZT/($TiO_2$)/Pt/Ti/$SiO_2$/Si wafer)에 대해 수행 되었다.

• JSTS:Journal of Semiconductor Technology and Science
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• 제1권4호
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• pp.216-231
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• 2001

Several methods for improving device yields and characteristics have been studied by IC manufacturers, as the options for programming components become diversified through the introduction of novel processes. Especially, the sequential repair steps on wafer level and package level are essentially required in DRAMs to improve the yield. Several repair methods for DRAMs are reviewed in this paper. They include the optical methods (laser-fuse, laser-antifuse) and the electrical methods (electrical-fuse, ONO-antifuse). Theses methods can also be categorized into the wafer-level(on wafer) and the package-level(post-package) repair methods. Although the wafer-level laser-fuse repair method is the most widely used up to now, the package-level antifuse repair method is becoming an essential auxiliary technique for its advantage in terms of cost and design efficiency. The advantages of the package-level antifuse method are discussed in this paper with the measured data of manufactured devices. With devices based on several processes, it was verified that the antifuse repair method can improve the net yield by more than 2%~3%. Finally, as an illustration of the usefulness of the package-level antifuse repair method, the repair method was applied to the replica delay circuit of DLL to get the decrease of clock skew from 55ps to 9ps.

• 한국전자파학회논문지
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• 제16권10호
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• pp.973-981
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• 2005

본 논문에서는 이동통신 단말기에 적합한 변형된 반 파장 로디드 라인 안테나를 설계 및 구현하였다. 제안된 안테나는 실험적인 PCB 위에 하나의 반 파장 로디드 라인 구조를 갖는 방사체, 유전체 기판, 급전봉과 두 개의 단락봉으로 구성되어져 있다. 두 개의 단락봉은 방사체의 양쪽 끝에 각각 배치되어 있으며, 집중형 인덕턴스 소자는 각각의 단락봉과 PCB 그라운드 사이에 놓여져 있다. 인덕터 값의 조절을 통하여 안테나의 공진 주파수와 입력 임피던스가 각각 조정되어질 수 있다. 제안된 안테나는 최대 12 nH의 인덕터 값의 범위 내에서 $1,470\~2,660\;MHz$의 넓은 동작 영역과 좋은 임피던스 정합 특성을 가지고 있다. 안테나의 최대 이득은 동작 영역내에서 $-0.45\~2.03\;dBi$로 측정되었다.

• 한국진공학회지
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• 제6권1호
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• pp.36-43
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• 1997

Pt/Ti/$SiO_2$/Si 기판상에 고주파 마그네트론 스퍼터링 방식으로 PZT 박막[두께:3000 $\AA$]을 증착하고 RTA방식으로 후속 열처리[열처리온도:$550^{\circ}C$~$650^{\circ}C$, 열처리 시간:10초~50 초]를 실시하여 직경 0.2mm소자의 FECAPs(ferroelectric capacitors)를 제작하였다. 제작된 커패시터의 유전상수($\varepsilon_r$)와 잔류분극($2P_r$)은 $650^{\circ}C$로 30초간 열처리한 시편에서 $\varepsilon_r$ (1kHz)=690, 2Pr(-5V~5V sweep)=22$\muC/\textrm{cm}^2$로 가장 높게 나타났으며 유전정접(tan $\delta$)과 누설전류(Jl)는 $600^{\circ}C$에서 30초간 열처리한 시편에서 $tan\delta(\ge10kHz)\le0.02, \; J_i(5V)=3\mu\textrm{A}/\textrm{cm}^2$로 가장 낮게 나타났다.

• 한국재료학회지
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• 제3권3호
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• pp.310-315
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• 1993

P-type(100)Si Wafer 위에 400$\AA$의 Ta를 증착하여 열산화법으로 ${Ta_2}{O_5}$박막을 형성시킴 후 RTA후처리를 통하여 절연파괴전장 특성 개선을 이루고자 하였다. 유전상수에 미치는 RTA후처리의 영향은 미약하지만 절연파괴전장을 나타내었으나 결정화 온도 이하의 RTA온도에서는 절연파괴전장이 5.4MV/cm로 RTA효과가 크게 나타났다. 이러한 RTA효과는 RTA온도 $575^{\circ}C$에서 flat band voltage shift가 RTA 시간에 따라 변화가 없는 것으로 미루어 보아 RTA효과는 계면 변화에 의한 것이 아님을 알 수 있었으며, RBS 분석을 통하여 ${Ta_2}{O_5}$1박막의 치밀화에 의한 것임을 확인할 수 있었다.

• 한국전기전자재료학회:학술대회논문집
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• 한국전기전자재료학회 2009년도 하계학술대회 논문집
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• pp.179-179
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• 2009

This is for the electrical characterization by IDC pattern using BST$(Ba_{0.5}Sr_{0.5}TiO_3)$ thin film. BST materials had been chosen for high frequency applications due to it's high permitivity and tunability. The BST thin films have been deposited on $Al_2O_3$ Substrates by Nd-YAG pulsed laser deposition with a 355nm wavelength at $700\;^{\circ}C$. The post deposition annealing at $750^{\circ}C$ in flowing $O_2$ atmosphere for 1 hours. The capacitance of IDC patterns have been measured from 1 to 10 GHz as a function of electric field ($\pm40$ KV/cm) at room temperature using inter-digital Au electrodes deposited on top of BST. The IDC patterns have three type of fingers number. For the 10 pairs finger was the best capacitance onto $Al_2O_3$ substrate. The capacitance was 0.9pF. Also Dielectric constant was been 351 at 100 mTorr and annealing temperature $750^{\circ}C$ for 1 hour. The loss tangent was been 0.00531.

• 한국재료학회:학술대회논문집
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• 한국재료학회 2003년도 추계학술발표강연 및 논문개요집
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• pp.63-63
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• 2003

The nanotopography of silicon wafers has emerged as an important factor in the STI process since it affects the post-CMP thickness deviation (OTD) of dielectric films. Ceria slurry with surfactant is widely applied to STI-CMP as it offers high oxide-to-nitride removal selectivity. Aiming to control the nanotopography impact through ceria slurry characteristics, we examhed the effect of surfactant concentration and abrasive size on the nanotopography impact. The ceria slurries for this study were produced with cerium carbonate as the starting material. Four kinds of slurry with different size of abrasives were prepared through a mechanical treatment The averaged abrasive size for each slurry varied from 70 nm to 290 nm. An anionic organic surfactant was added with the concentration from 0 to 0.8 wt %. We prepared commercial 8 inch silicon wafers. Oxide Shu were deposited using the plasma-enhanced tetra-ethyl-ortho-silicate (PETEOS) method, The films on wafers were polished on a Strasbaugh 6EC. Film thickness before and after CMP was measured with a spectroscopic ellipsometer, ES4G (SOPRA). The nanotopogrphy height of the wafer was measured with an optical interferometer, NanoMapper (ADE Phase Shift)

• 한국초전도학회:학술대회논문집
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• 한국초전도학회 1999년도 High Temperature Superconductivity Vol.IX
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• pp.63-66
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• 1999

We fabricated ramp-edge Josephson junctions with barriers formed by interface treatments instead of epitaxially grown barrier layers. Low-dielectric Sr$_2AITaO_6$(SAT) layer was used as an ion-milling mask as well as an insulating layer for the ramp-edge junctions. An ion-milled YBa$_2Cu_3O_{7-x}$ (YBCO)-edge surface was not exposed to solvent through all fabrication procedures. The barriers were produced by structural modification at the bottom YBCO edge using plasma treatment prior to deposition of the top YBCO electrode. We investigated the effects of pre-annealing and post-annealing on the characteristics of the interface-treated Josephson junctions. The junction parameters were improved by using in-situ RF plasma cleaning treatment.