• 대한전자공학회:학술대회논문집
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• 대한전자공학회 1998년도 추계종합학술대회 논문집
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• pp.1161-1164
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• 1998

We designed a DSP core simulator with C language, that is able to simulate 5-stage pipelined DSP core, named YS-DSP. It can emulate all 5 stage pipelines in the DSP core. It can also emulate memory access, exception processing, and DSP parallel processing. Each pipeline stage is implemented by combination of one or more functions to process parts of each stage. After modeling and validating the simulator, we can use it to verify and to complement the DSP core HDL model and to enhance its performance.

• 한국음향학회:학술대회논문집
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• 한국음향학회 1995년도 제12회 음성통신 및 신호처리 워크샵 논문집 (SCAS 12권 1호)
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• pp.137-140
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• 1995

In the paper, CDMA's vocoder algorithm, QCELP, was analyzed. And, 16-bit programmable DSP core for QCELP was designed. When it is used two MACs in DSP, we can implement low-power DSP and estimate decrease of parameter computation speed. Also, we implemented in FIFO memory using register file to increase the access time of the data. This DSP was designed using logic synthesis tool, COMPASS, by top-down design methodology. Therefore, it is possible to cope with rapid change at mobile communication market.

• The Journal of the Acoustical Society of Korea
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• 제25권4E호
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• pp.137-141
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• 2006

This paper presents HE-AAC decoder optimization on TMS320C55x fixed-point DSP core using a DSP-C like FFR code, which provides fast and flexible porting to a DSP core. Our optimization efforts are focused on methodologies that include general optimization methods of FFR code suitable for general DSP or RISC platform in high-level language and software optimization methods in assembly language level. The implementation result requires 48 MIPS and 135 Kbytes memory space to decode 48 Kbps stereo using real Korean S-DMB data.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2009년도 추계학술대회
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• pp.530-533
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• 2009

본 연구는 DSP(Digital signal processor)상에서 영상 처리 기술을 이용한 안전모 미착용 인식 기술을 개발한다. 이는 산업 현장에 배치된 영상 입력 장치를 통해 입력된 영상을 영상 처리하고, 안전모를 미착용한 사람이 발견될 경우 감독관에게 해당 인식 결과를 전송하여 조치를 취함으로써 만약의 사고 발생시 안전모를 착용하지 아니하여 발생할 수 있는 추가적인 인명피해를 미연에 방지한다. 안전모 미착용을 인식하기 위해서는 입력된 영상에서의 오브젝트 추출, 노이즈 제거, 사람/사물 판단, 머리 영역 추출, HSV 색공간을 이용한 안전모 착용 유/무 판단 등의 과정을 거친다. 영상입력 및 영상처리는 DSP를 이용해 처리하고 알고리즘의 속도 개선을 위하여 C언어 기반의 코드를 DSP가 제공하는 고유 함수(Intrinsics)들을 이용하여 최적화 한다.

• 한국정보통신학회:학술대회논문집
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• 한국정보통신학회 2014년도 추계학술대회
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• pp.962-964
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• 2014

신호처리 시스템에서 FFT는 많이 사용되고 있으며, 고속화를 위하여 많은 연구가 진행되어 왔다. FFT은 통신, 영상처리, 레이더 등 많은 영역에서 직접 또는 변형되어 많이 활용되고 있으나 실시간 처리 속도 한계와 가격의 문제로 FFT 길이가 제한되는 경우가 많다. 본 연구에서는 TI사의 고속 DSP인 8 core의 TMS320C6678에 OpenMP 병렬처리 기법으로 FFT를 구현한 결과를 제시한다. 속도 개선을 위한 다양한 병렬처리 방안에 대하여 단일 FFT의 길이별 성능과 다중 FFT를 처리하기 위한 방안을 제안하였다. 이러한 OpenMP기반의 FFT는 DSP간 hyperlink 연결로 다수의 DSP로 병렬처리로 성능 개선이 가능하며, 본 연구에서는 16 core로 확장하여 그 성능이 30% 내외 개선되는 것을 보였다. 본 연구 결과는 초 고속 신호처리가 요구되는 의료영상, 초고해상도 영상처리, 고정밀 레이더 등에 활용이 가능할 것이다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2000년도 제13회 신호처리 합동 학술대회 논문집
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• pp.135-138
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• 2000

본 논문에서는 DSP Group사의 16 비트 고정 소수점 DSP인 OaKDSP Core를 사용하여 유럽의 이동통신에서 표준으로 사용되고 있는 음성 부호화기 알고리즘인 GSM-EFR (Global System for Mobile communications -Enhanced Full Rate) 을 실시간으로 구현하였다. 구현된GSM-EFR 음성 부호화기의 계산량은 약 24 MIPS가 소요되며, 7.06K 워드의 코드 메모리와 12.19K 워드의 데이터 메모리를 사용하였다. 구현된 음성 부호화기는 ETSI에서 제공하는 시험 벡터 샘플을 모두 통과하였으며, 객관적 평가 툴을 이용하여 지각 평가를 수행한 결과, 32kbps ADPCM과 비슷한 음질을 보였다. 본 논문에서 실시간으로 구현된 GSM-EFR 음성 부호화기는 IMT2000 비동기 방식의 음성 부호화기 표준인 GSM-AMR의 최상위 전송률 모드로서. 앞으로 IMT-2000 비동기식 단말기용 모뎀 ASIC에 탑재할 GSM-AMR 음성부호화기의 구현을 위한 기본 구조로 이용될 예정이다.

• 한국컴퓨터정보학회논문지
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• 제7권4호
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• pp.89-93
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• 2002

본 논문에서는 32비트 DSP에 사용 가능한 ALU를 설계하였다. 이 ALU는 32비트 연산을 기본 단위로 하고 있으며 5단 파이프라인 중에서 execution 단계에 해당된다. ALU에서 지원하는 기능은 덧셈, 뺄셈, 나눗셈과 같은 산술연산, AND, XOR과 같은 논리연산, 그리고 쉬프트 등이다. 기능별로 여러 기능 블록을 사용하지 않는 대신 몇 개의 기능 블록만을 만들고, 회로 동작이 이 기능 블록들을 공유하도록 설계하였으며, ALU를 설계하기 위해 각 기능 블록을 HDL로 기술하여 시뮬레이션을 수행하였다. 이ALU는 32 비트 DSP에 사용 가능하도록 설계되었다.

• 대한임베디드공학회논문지
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• 제17권3호
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• pp.185-190
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• 2022

We propose a high speed data communication method for motor drive systems with fast control cycle in order to collect state variables of motor control without degrading control performance. Ethernet is chosen for communication device, and multi-core DSP architecture is exploited for communication processing load distribution. The communication program including network protocol stack and motor control program are assigned to two separate cores, and data between two cores are exchanged using interrupt-based inter-process communication mechanism, which enables to achieve a high-speed communication performance without degrading the motor control performance. The performance of developed communication method is demonstrated by real experiments using TCP, UDP and Raw Socket protocols in an experimental setup consisting of TI's TMS320F28388D motor control card and MS Windows PC.

• 대한의용생체공학회:의공학회지
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• 제18권4호
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• pp.467-476
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• 1997

본 논문에서는 DSP코어를 채용한 디지털 보청기 칩을 설계 제작하였다. 디지털 보청기 칩은 크기와 소비전력면에서 크게 제한을 받는다. 이와함께 다양한 형태와 범위의 청각 손실에 대해 보상을 할 수 있어야 하기 때문에 알고리즘 개발을 위해 구조적인 유연성을 필요로 한다는 점도 칩 설계에 있어 또다른 제약이 된다. 본 연구에서는 16비트 고정 소수점 연산을 하는 크로그래머블 DSP 코어를 사용하여 보청기 칩을 설계하였다. 제작된 보청기 칩은 난청자의 청각 측정치를 바탕으로 8개의 주파수 대역에 걸쳐 비선형적으로 라우드니스를 보상해 준다. 필터 뱅크를 사용하는 대신에 본 연구에서에서는 단일 필터를 주파수 샘플링 방법으로 설계함으로써 주파수 왜곡을 최소화 하였다. 또한 프로그램 가능한 DSP 코어를 사용하였기 때문에 알고리즘 개발을 위한 시스템으로도 활용이 가능할 뿐만 아니라 $5,500\times5000$$\mu$$m^2$의 크기와 저전력 동작특성을 갖고 있어서 소형 보청기 제작에 적합하다.

• 제어로봇시스템학회:학술대회논문집
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• 제어로봇시스템학회 2005년도 ICCAS
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• pp.190-195
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• 2005

The hearing aid chip described in this paper is an analog & digital mixed system. The design focuses on the$\mu$DSP core. This $\mu$DSP core includes internal time delays to two inputs from front and rear microphones. The paper consists of two parts; one is the composure and signal processing algorithm of digital hearing aids and the other is Verilog HDL codes for$\mu$DSP cores. All digital modules in the design were coded and synthesized by Verilog HDL codes which were verified by Mentor Graphics and Synopsis semiconductor chip design tools.