• 정보처리학회논문지A
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• 제12A권4호
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• pp.305-312
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• 2005

본 논문은 알고리즘 레벨에서 FPGA를 이용하여 에너지 효율이 높은 기법을 제안한다. 제안한 기법을 기반으로 FPGA와 행렬곱셈용 신호처리응용을 위한 고효율 설계 기술을 제안한다. 또한 이러한 신호처리응용 수행시 지연시간과 에너지 효율 측면에서의 FPGA 성능을 분석한다. Xilinx Virtex-II를 대상으로 Virtex-II Pro와 Texas Instrument TMS320C6415에 내장되는 Power PC 코어에서 구동되는 Xilinx library와 기존 알고리즘을 본 논문 기법과의 성능 비교를 수행한다. 성능 비교는 high-level에서 에너지와 지연 시간에 대한 유도 공식을 통한 추정치와 low-level 시뮬레이션을 통해 평가하였다. FFT에 대해 본 논문에서 제안한 기법은 Xilinx library와 DSP에 비해 각각 $60\%,\;56\%$ 적은 에너지를 소모한다는 결과를 얻었다. 또한 임베디드 프로세서와 비교해 EAT지수에서 10배의 개선을 보여준다. 위와 같은 결과는 FPGA가 DSP나 임베디드 프로세서에 비해 월등한 성능을 보여준다는 견해에 결정적인 단서가 된다 또한, 이는 FPGA가 앞의 두 종류의 디바이스에 비해 더 적은 전력을 소모하면서 동시에 더 나은 성능을 보인다는 사실을 보여준다.

• 융합신호처리학회논문지
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• 제6권4호
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• pp.191-197
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• 2005

2족 보행을 특징으로 하는 인간형 로봇은 구동해야할 관절의 수가 매우 많으며, 로봇의 보행 상태 등을 인식하기 위하여 다양한 센서의 활용이 필요하다. 본 논문에서는 21개의 RC 서보 모터를 사용한 소형의 2족 보행 로봇의 제어기의 구조를 제안하고 구현한다. 제안된 제어기는 호스트 PC와 DSP를 사용한 주 제어기, 그리고 FPGA를 사용한 보조 제어기의 계층 구조를 갖는다. 호스트 PC에서는 보폭, 보행 시간 등과 같은 보행 파라미터에 따른 로봇의 보행 데이터를 생성하여 주 제어기로 전송하고, TI사에서 제어용으로 출시된 DSP 칩인 TMS320LF2407A를 사용하여 구현된 주 제어기에서는 보조 제어기를 통하여 21개의 RC 서보 모터를 구동한다. 또한 주 제어기와 2축 가속도 센서를 인터페이스하여 보행 바닥면의 경사도에 따른 균형잡기 실험과 기울어진 바닥면의 기울기를 검출하여 경사면 보행이 가능함을 보인다.

• 정보저장시스템학회논문집
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• 제1권2호
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• pp.155-160
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• 2005

In this paper, the channel decoder promising reliable data retrieving in noisy holographic channel has been developed for holographic WORM(write once read many) system. It covers various DSP(digital signal processing) blocks, such as align mark detector, adaptive channel equalizer, modulation decoder and ECC(error correction code) decoder. The specific schemes of DSP are designed to reduce the effect of noises in holographic WORM(H-WORM) system, particularly in prototype of DAEWOO electronics(DEPROTO). For real time data retrieving, the channel decoder is redesigned for FPGA(field programmable gate array) based hardware, where DSP blocks calculate in parallel sense with memory buffers between blocks and controllers for driving peripherals of FPGA. As an input source of the experiments, MPEG2 TS(transport stream) data was used and recorded to DEPROTO system. During retrieving, the CCD(charge coupled device), capturing device of DEPROTO, detects retrieved images and transmits signals of them to the FPGA of hardware channel decoder. Finally, the output data stream of the channel decoder was transferred to the MPEG decoding board for monitoring video signals. The experimental results showed the error corrected BER(bit error rate) of less than $10^{-9}$, from the raw BER of DEPROTO, about $10^{-3}$. With the developed hardware channel decoder, the real-time video demonstration was possible during the experiments. The operating clock of the FPGA was 60 MHz, of which speed was capable of decoding up to 120 mega channel bits per sec.

• 전력전자학회지
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• 제9권2호
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• pp.26-30
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• 2004

전력전자 분야에서 사용되는 전동기 제어 시스템 또는 UPS, 능동필터 등 반도체 전력회로 제어에 다양한 신호처리와 고속연산이 가능하도록 하드웨어적으로 부동소숫점을 연산하거나 MAC 연산 기능 등이 있어 계산 속도가 빠르다는 장점 때문에 TMS320C3X등의 DSP가 많이 사용되어 왔다. 그런데 DSP는 입/출력 기능이 상당히 떨어지므로 외부에 A/D 변환기, EPLD 또는 FPGA 등의 외부소자 들이 많이 필요하여 회로가 상당히 복잡하다는 문제가 있었다. 이에 비하여 마이크로제어기는 입/출력 기능이 우수하나 연산속도가 상당히 떨어진다는 단점이 있다.(중략)

• 한국음향학회지
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• 제30권3호
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• pp.115-122
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• 2011

본 논문에서는 십자 형태로 구성된 네 개의 마이크로폰을 이용하여 일반화된 상호 상관 기법을 적용한 음성 도달시간 지연을 측정하여 정확한 음원 방향을 실시간으로 계산하는 방식에 대해 제시하였다. 기존 시스템에서는 마이크로폰 어레이 신호처리를 위해 데이터 수집 장치를 필요로 하므로 시스템을 내장하기 힘들고, 또한 DSP 프로세서를 사용한 음원방향 인지는 마이크로폰의 채널의 수가 늘어날수록 실시간 처리가 어려워지는 두 가지 단점이 있다. 본 논문에서는 이러한 한계를 극복하기 위하여 마이크로폰 어레이 신호처리를 이용한 향상된 음원방향 인지 하드웨어의 개발을 제안하였다. 공간 구분 기법을 이용한 효율적인 설계 및 검증방식을 제안하였고 이를 통하여 보다 정확한 방향 추정과 설계시간 단축이 가능하다. 최종적으로 음성 코덱과 FPGA를 이용하는 임베디드 시스템을 위해서 사용이 가능한 시스템을 개발하였다. 실험 결과에 의하면 PC 기반이나 DSP 프로세서를 사용한 경우에 비해 보다 빠른 처리 시간을 보였다.

• 전자공학회지
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• 제23권11호
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• pp.61-71
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• 1996

• 전력전자학회:학술대회논문집
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• 전력전자학회 1999년도 전력전자학술대회 논문집
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• pp.274-277
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• 1999

The paper describes a implementation of space vector pulse-width modulation (SVPWM) voltage source inverter using Field Programmable Gate Array(FPGA) for a induction motor control system. The implemented chip is included logic circuits for SVPWM, dead time compensation and speed detection using Quick Logic, QL16X24B. The maximum operating frequency and delay time can be set to 110MHz and 6 nsec. The designed FPGA for SVPWM can be incorporated with a digital signal processing to provide a simple and effective solution for high performance voltage source inverter drives. Simulation and Implementation results are shown to verify the usefulness of FPGA as a Application Specific Integrated Circuit(ASIC) in power electronics applications

• 대한전기학회:학술대회논문집
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• 대한전기학회 2000년도 하계학술대회 논문집 D
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• pp.2939-2941
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• 2000

FPGA는 ASIC설계의 시험을 위한 테스트용으로 많이 사용되었으나 최근에는 비약적인 성능 향상으로 그 자체로 기능을 구현하고 있다 퍼지 제어기의 구현은 일반적으로 범용 마이크로 프로세서를 이용하거나 DSP 프로세서를 이용하였다. 본 논문에서는 여러 퍼지 시스템 중에서 적은 규칙수로도 효과적인 성능을 나타내고 프로세서화가 용이한 TSK 퍼지 시스템을 구현한다. 대상 FPGA는 Xilinx사의 FPGA를 이용하고 Schematic과 VHDL을 혼용하여 설계한다 또한 구현된 프로세서의 범용성을 유지하기 위해 외부 ROM에서 연산에 필요한 계수를 취하는 방식을 채택 한다.

• 대한전기학회:학술대회논문집
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• 대한전기학회 1999년도 하계학술대회 논문집 G
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• pp.3067-3069
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• 1999

In this paper, A bit processor for controlling sequence logic was implemented, using a FPGA. This processor consists of program memory interface. I/O interface, parts for instruction fetch and decode, registers, ALU, program counter and etc. This FPGA is able to execute sequence instruction during program fetch cycle, because of divided bus system, program bus and data bus. Also this bit processor has instructions set that 16bit or 32bit fixed width, so instruction decoding time and data memory interface time was reduced. This FPGA was synthesized by pASIC 2 SpDE and Synplify-Lite synthesis tool of Quick Logic company. The final simulation for worst cases was successfully performed under a Verilog HDL simulation environment. And the FPGA programmed for an 84 pin PLCC package. Finally, the benchmark was performed to prove that Our FPGA has better performance than DSP(TMS320C32-40MHz) for the sequence logic control of PLC.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2000년도 제13회 신호처리 합동 학술대회 논문집
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• pp.251-254
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• 2000

본 논문은 IBAC(FM In Band Adjacent Channel) 방식의 디지털 오디오 방송(DAB; Digital Audio Broadcasting) 시스템 구현을 기술한 것이다. 구현한DAB 시스템은 현재 방송중인 FM방송의 인접 대역을 사용하기 위한 것으로, DAB 방송을 위해 주파수대역을 추가로 할당할 필요가 없으므로 주파수대역의 효율을 높일 수 있고 가용주파수 대역이 부족한 지역의 주파수할당에 대한 문제점을 해결할 수 있다.