• 한국정보통신학회논문지
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• 제8권1호
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• pp.108-114
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• 2004

본 논문은 CF 메모리카드를 이용한 부트 시스템을 제안하고 실제 구현에 관하여 연구한 것이다. 본 논문에서 제안하는 시스템은 고성능의 마이크로프로세서와 적은 양의 프로그램 메모리, CF 메모리카드를 기본으로 구성된다. 여기에 사용자 인터페이스를 위하여 LCD 모듈 및 터치 판넬을 추가된다. 구현된 시스템은 대용량의 Flash 메모리 대신 CF 메모리카드와 DRAM을 이용하여 시스템 단가를 낮출 수 있었으며, 시스템 프로그램이 DRAM에서 실행되기 때문에 시스템 성능이 향상된다.

• 대한전자공학회논문지SD
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• 제46권8호
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• pp.71-78
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• 2009

고속 메모리의 인터페이스를 위한 8 ${\times}$ 8-Gb/s/채널 4-레벨 펄스진폭변조 입출력회로를 1.35V의 공급전압을 가지는 70nm DRAM 공정을 이용하여 설계하였다. 4-레벨 펄스진폭변조를 위한 3 가지의 eye opening에서 상위와 하위 eye의 전압과 시간의 마진을 증가시키기 위해 비균형 4-레벨 펄스진폭변조의 신호전송 기법을 제안한다. 제안한 기법은 수신 단에서의 기준 전압 노이즈 영향을 33% 감소시키며, 이를 통계적인 수식을 통해 분석한다 일반적인 직렬 인터페이스 대비 신호 손실이 적은 DRAM 채널의 ISI(신호간의 간섭)를 줄이기 위해 수신 단에서 단일 비트 펄스의 테스트 신호를 적분함으로 ISI를 측정하는 적응형 프리앰퍼시스 기법을 구현한다. 또한, 이를 위해 정해진 테스트 패턴에 의해 최적의 ISI를 측정하기 위한 적분 클럭의 시간 보정기법을 제안한다.

• 대한전자공학회논문지SD
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• 제38권4호
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• pp.251-265
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• 2001

반도체 소자가 소형화 되면서 소자의 신뢰성을 유지하고 전력 소모를 줄이기 위해 기가-비트 DRAM의 동작 전압은 1.5V 이하로 줄어들 것으로 기대된다. 따라서 기가-비트 DRAM을 구현하기 위해 저전압 회로 설계 기술이 요구된다. 이 연구에서는 지금까지 발표된 저전압 DRAM 회로 설계 기술에 대한 조사결과를 기술하였고, 기가-비트 DRAM을 위해 4가지 종류의 저전압 회로 설계 기술을 새로이 제안하였다. 이 4가지 저전압 회로 설계 기술은 subthreshold 누설 전류를 줄이는 계층적 negative-voltage word-line 구동기, two-phase VBB(Back-Bias Voltage) 발생기, two-phase VPP(Boosted Voltage) 발생기와 밴드갭 기준전압 발생기에 대한 것인데, 이에 대한 테스트 칩의 측정 결과와 SPICE 시뮬레이션 결과를 제시하였다.

• 대한전자공학회논문지SD
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• 제39권4호
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• pp.1-9
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• 2002

DRAM에서 셀 파라메터들의 확률 분포를 고려하여 데이터 보유 시간에 대한 분포 특성을 계산하였다. 셀 파라메터와 셀 내부 전압의 과도 특성으로부터 데이터 보유 시간의 식을 유도하였다. 접합 공핍 영역에서 발생하는 누설 전류의 분포 특성은 재결합 트랩의 에너지 분포로, 셀 캐패시턴스 분포 특성은 유전체 성장에서 표면 반응 에너지의 분포 특성으로, 그리고 sense amplifer의 감도를 각각의 독립적인 확률 변수로 보고, monte carlo 시뮬레이션을 이용하여, 셀 파라메터 값들의 확률적 분포와, DRAM 셀들의 데이터 보유 시간에 대하여cumulative failure bit의 분포함수를 계산하였다 특히 sense amplifier의 감도 특성이 데이터 보유 시간 분포의 tail bit에 상당히 영향을 미침을 보였다.

• 한국통신학회논문지
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• 제22권6호
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• pp.1185-1194
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• 1997

It is necessary to control the frame memory to capture, edit and display images. This paper presents the free-scale image capture processor size of which is user-defined, compared to the conventional image capture processor size of which is fixed 1/2, 1/4 and full size. User-defined scale data is fed into this system, which generates the gating pulses and gates the inputted image data. This system also controls the 4M DRAM instead of frame meamory. And stored gated image data are displayed on the TV monitor. We designed the scalable image capture parts and DRAM controller with ACTEL FPGAs, simulated the circuits with Viewlogic and fusing ACTEL A1020B chips. We confirmed the whole operation with beadboard which composed of "Philips TV Chipset" and designed FPGA chips.PGA chips.

• 전자공학회논문지C
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• 제34C권11호
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• pp.1-11
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• 1997

The transient current components of the dRAM are analyzed and the sensing current, data path operation current and DC leakage current are revealed to be the major curretn components. It is expected that the supply voltage of less than 1.5V with low VT MOS witll be used in multi-giga bit dRAM. A low voltage dual VT self-timed CMOS logic in which the subthreshold leakage current path is blocked by a large high-VT MOS is proposed. An active signal at each node of the nature speeds up the signal propagation and enables the synchronous DRAM to adopt a fast pipelining scheme. The sensing current can be reduced by adopting 8 bit prefetch scheme with 1.2V VDD. Although the total cycle time for the sequential 8 bit read is the same as that of the 3.3V conventional DRAM, the sensing current is loered to 0.7mA or less than 2.3% of the current of 3.3V conventional DRAM. 4 stage pipeline scheme is used to rduce the power consumption in the 4 giga bit DRAM data path of which length and RC delay amount to 3 cm and 23.3ns, respectively. A simple wave pipeline scheme is used in the data path where 4 sequential data pulses of 5 ns width are concurrently transferred. With the reduction of the supply voltage from 3.3V to 1.2V, the operation current is lowered from 22mA to 2.5mA while the operation speed is enhanced more than 4 times with 6 ns cycle time.

• ETRI Journal
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• 제26권6호
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• pp.583-588
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• 2004

In this paper we investigate the effect of a shield metal line inserted between adjacent bit lines on the refresh time and noise margin in a planar DRAM cell. The DRAM cell consists of an access transistor, which is biased to 2.5V during operation, and an NMOS capacitor having the capacitance of 10fF per unit cell and a cell size of $3.63{\mu}m^2$. We designed a 1Mb DRAM with an open bit-line structure. It appears that the refresh time is increased from 4.5 ms to 12 ms when the shield metal line is inserted. Also, it appears that no failure occurs when $V_{cc}$ is increased from 2.2 V to 3 V during a bump up test, while it fails at 2.8 V without a shield metal line. Raphael simulation reveals that the coupling noise between adjacent bit lines is reduced to 1/24 when a shield metal line is inserted, while total capacitance per bit line is increased only by 10%.

• 한국광학회지
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• 제3권1호
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• pp.63-66
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• 1992

오늘날 16M-DRAM 나아가서 64M-DRAM 제작을 위한 미세광리소그라피에서 위상변조된 마스크를 이용하여 높은 해상도를 얻고자 하는 연구가 세계적으로 추진되고 있다. 이 방법의 원리를 소개 하고자 한다.

• 소음진동
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• 제4권1호
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• pp.6-11
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• 1994

국내 반도체 산업계의 현재 발전속도에 비추어 보아, 현재의 4M DRAM의 개발 성공과 더불어 가까운 시일내에 16M DRAM의 양산단계에 와 있고 더 나아가 64M DRAM 의 개발을 예상할 수 있다. 이와 같은 초고집적회로의 출현에 따라 이를 생샨하기 위한 장비는 물론이고, 이를 설치하여 운용하는 반도체 제조공장에 대한 대책이 시급 한 실정이다. 따라서 본 연구에서는 향후 선진국에서 기술도입이 불가능할 것으로 예상되는 미진동 제어시스템 개발의 기초 계획안을 수립하고, 이를 통하여 반도체 공장의 수율을 높이는 궁극적 목적을 가지며, 반도체 생산공장의 구조설계 및 방진 시공을 목표로 하여 관련 이론정립 및 미진동 제어시스템을 개발하는데 그 목적이 있다.

• 한국재료학회지
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• 제10권9호
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• pp.607-611
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• 2000

고밀도 DRAM에서 박막 커패시터로의 적용을 위해 Zr이 첨가된 (Ba(sub)1-x, Sr(sub)x)TiO$_3$<원문차조> 박막이 r.f. magnetron sputter-ing 법에 의해 제조되었다. 증착된 박막들은 다결정질 구조를 보였으며 증착압력이 감소함에따라 Zr/Ti의 비가 현저히 증가하였으며 본 연구에서는 얻어진 박막들은 100kHz에서 380∼525의 유전상수값을 나타냈다. 전압에 따른 커패시턴스와 분극량의 변화는 이력특성을 크게 보이지 않아 상유전상으로 형성되었음을 보였다. 누설전류밀도는 증착압력이 감소함에 따라 작아지는 경향을 보였고 10mTorr이상에서 증착된 박막의 경우 200kV/cm의 전계에서 10(sup)-7∼10(sup)-8A/$\textrm{cm}^2$의 차수를 갖는 누설전류밀도를 보여 본 연구에서 제조된 (Ba(sub)1-x, Sr(sub)x)(Ti(sub)1-x, Zr(sub)x)O$_3$<원문참조>박막은 고밀도 DRAm을 위한 커패시터에의 적용가능성을 보였다.