현대 반도체 금속배선 연구에서는 기존에 쓰이던 Al (Aluminium) 금속배선 대신에 Cu (Copper) 금속배선 연구가 진행되고 있다. Cu는 Al 보다 비저항이 낮고, 녹는점도 Al보다 높다는 장점이 있지만 저온에서 기판인 Si (Silicon) 과 반응하고 접착력이 우수하지 못 하다는 단점이 있다. 이런 문제를 해결하기 위하여 확산방지막을 기판과 금속배선 사이에 삽입하는 방법이 제시 되었다. 확산방지막으로는 기존에 쓰이던 Ti (Titanium) 계열의 확산방지막과 W (Tungsten) 계열의 확산방지막이 있다. 이번 연구에서는 W 계열의 확산방지막에 불순물 C (Carbon) 과 N (Nitrogen) 을 첨가한 W-C-N 확산방지막 시편을 제조하였고, N2의 비율을 변화시키며 $600^{\circ}C$, $800^{\circ}C$열처리를 하였다. 본 실험의 결과로, 확산방지막의 $N_2$ 농도가 0, 0.5, 2 sccm으로 증가할수록 고온에서도 Elastic modulus 와 Hardness 값이 시편의 여러 영역에서 비교적 안정적으로 유지된다는 결과를 얻었다. 이 결과로부터 W-C-N 박막의 질소 농도에 따라 고온에서도 비교적 안정적으로 유지된다는 결과를 얻었다. 본 연구에서 시편은 RF magnetron sputtering 방법으로 제작하였고 Elastic modulus와 Hardness의 측정은 Hysitron사의 Triboindenter를 이용하였다. Indenting에 사용된 압입팁은 Berkovich tip을 사용하였다.
MCM-D 기판에 수동소자를 내장시키는 공정을 개발하였다. MCM-D 기판은 Cu/감광성 BCB를 각각 금속배선 및 절연막 재료로 사용하였고, 금속배선은 Ti/cu를 각각 1000$\AA$/3000$\AA$으로 스퍼터한 후 fountain 방식으로 전기 도금하여 3 um Cu를 형성하였으며, BCB 층에 신뢰성있는 비아형성을 위하여 BCB의 공정특성과 $C_2F_6$를 사용한 플라즈마 cleaning영향을 AES로 분석하였다. 이 실험에서 제작한 MCM-D 기판은 절연막과 금속배선 층이 각각 5개, 4개 층으로 구성되는데 저항은 2번째 절연막 위에 thermal evaporator 방식으로 NiCr을 600$\AA$증착하여 시트저항이 21 $\Omega$/sq가 되게 형성하였고. 인덕터는 coplanar 구조로 3, 4번째 금속배선층에 형성하였으며, 커패시터는 절연막으로 PECVD $Si_3N_4$를 900$\AA$증착한 후 1, 2번째 금속배선층에 형성하여 88nF/$\textrm {cm}^2$의 커패시턴스를 얻었다. 이 공정은 PECVD $Si_3N_4$와 thermal evaporation NiCr 공정을 이용함으로써 기존의 반도체 공정을 이용하여 MCM-D 기판에 수동소자를 안정적으로 내장시킬 수 있었다.
로직 디바이스에서는 알루미늄을 대신하여 구리로 backend-of-line(BEOL) 금속화공정이 대체되고 있다. 그러나 메모리 디바이스에서 구리 배선으로의 전환이 쉽지 않다. Cu-seed layer는 구리 배선을 메모리 디바이스에 적용하기 위해서 필요한 gap-fill 확장성을 개선하기 위한 중요한 부분을 차지한다. Cu-seed layer 증착을 위한 향상된 PVD 장비인 Eni 스퍼터를 소개한다.
최근 반도체 소자의 고집적화와 나노 (nano) 크기의 회로 선폭으로 인해 기존에 사용되었던 텅스텐이나 알루미늄 금속배선보다, 낮은 전기저항과 높은 electro-migration resistance가 필요한 Cu 금속배선이 주목받게 되었다. 하지만, Cu CMP 공정 시 높은 압력으로 인하여 low-k 유전체막의 손상과 디싱과 에로젼 현상으로 인한 문제점이 발생하게 되었다. 본 논문에서는, $KNO_3$ 전해액의 농도가 Cu 표면에 미치는 영향을 알아보기 위해 Tafel Curve와 CV (cyclic voltammograms)법을 사용하여 전기화학적 특징을 알아보았고 scanning electron microscopy (SEM), energy dispersive spectroscopy (EDS), X-ray Diffraction (XRD) 분석을 통해 금속표면을 비교 분석하였다.
최근 IT산업의 급속한 발달로 모바일 제품과 반도체 및 IC 패키지 등의 전자제품의 소형화, 경량화 및 고성능화되어 가고 있다. 따라서 반도체 공정에서 단위소자의 고속화를 구현하기 위한 금속배선공정에 사용되는 금속재료가 최근에 최소 선폭을 갖는 디바이스에서는 구리를 배선 재료로 전환하고, 향후에는 모든 디바이스가 구리를 주요 배선재료로 사용할 것으로 예측되고 있다. 반도체 소자 공정 중 시료 표면 위에 형성되는 오염물은 파티클, 유기오염물, 금속 불순물 그리고 자연 산화막으로 나눌 수 있다. 구리 표면에 생성되는 부식생성물의 종류에는 CuO, $Cu_2O$, $Cu(OH)_2$, $CuCO_3{\cdot}Cu(OH)_2$와 같은 생성물들이 있다. 이러한 부식생성물이 구리박막 표면에 형성이 되면 성장된 구리박막의 특성을 저하시키게 된다. 이러한 다양한 오염물들을 제거하기 위해서 여러 가지 전처리 공정에 대한 연구가 보고되고 있다. 본 연구에서, 스퍼터 방식으로 구리를 증착한 웨이퍼 (Cu/Ti/Si) 를 대기 중에 노출시켜 자연 산화막을 성장시키고, 이 산화막과 대기로부터 흡착된 불순물을 제거하기 위해 계면 활성제인 TS-40A와 $NH_4OH$ 수용액을 사용하여 이들 수용액이 구리 표면층에 미치는 영향에 대해 조사 분석하였다. 사용된 TS-40A는 알칼리 탈지제로서 웨이퍼 표면의 유기물을 제거하는 역할을 하며, $NH_4OH$는 구리를 제거하는 부식액으로 산업현장에서 널리 사용되고 있다. 다양한 표면 전처리 조건에 따른 구리박막 표면의 형상 및 미시적 특성변화를 SEM과 AFM을 이용하여 관찰하였고, 표면의 화학구조 및 성분 변화를 관찰하기 위해 XPS를 측정하였으며, 전기적 특성변화를 관찰하기 위해 4-point prove를 사용하여 박막의 면저항을 측정하였다.
본 연구에서는 차세대 집적회로 device의 배선재료로서 사용될 가능성이 높은 Cu 금속을 무전해 도금으로 증착시킨 후 집적회로 공정에 필요한 열적 안정성에 대하여 고찰하 였다. MOCVD방법으로 Si 기판위에 TaN 박막을 확산 방지막으로 증착시킨 다음 무전해도 금으로 Cu막을 증착시켜 Cu/TaN/Si 구조의 다층박막을 제조하여 H2 환원 분위기에서 열처 리시킴으로서 열처리 온도에 따른 Cu 박막의 특성과 확산방지막 TaN와의 계면반응 특성에 대하여 고찰하였다. 활성화 처리와 도금용액의 조절을 적절히 행함으로서 MOCVD TaN 박 막위에 적당한 접착력을 지닌 Cu 박막층을 무전해 도금법을 사용하여 성공적으로 증착시킬 수 있었다. XRD, SEM 분석결과에 의하면 H2 환원분위기에서 열처리시켰을겨우 35$0^{\circ}C$~ $600^{\circ}C$ 범위에서 결정립 성장이 일어나 Cu 박막의 미세구조 특성이 개선됨을 알수 있었다. 또한 XRD, AES 분석에 의하여 열처리 온도에 따른 계면반응 상태를 조사해본 결과 $650^{\circ}C$ 온도에서는 Cu 원자가 TaN 확산방지막을 통과하여 Si 기판내로 확산함으로서 계면에서 Cu-Si 중간화합물을 형성하였다.
반도체 소자의 미새화에 따라 선폭이 10nm 이하로 줄어듦에 따라, 금속 배선의 저항이 급격하게 상승하고 있다. Cu는 낮은 저항과 높은 전도도를 가지고 있어 현재 배선물질로써 가장 많이 사용되고 있지만, 소자가 미세화됨에 따라 Cu를 미래의 배선물질로써 계속 사용하기에는 몇 가지 문제점이 제기되고 있다. Cu는 electron mean free path (EMFP)가 39 nm로 긴 특성을 가지기 때문에, 선폭이 줄어듦에 따라 surface 및 grain boundary scattering이 증가하여 저항이 급격하게 증가한다. 또한, technology node에 따른 소자의 operating temperature와 current density의 증가로 인해 Cu의 reliability가 감소하게 된다. 텅스텐은 EMFP가 19 nm로 짧은 특성을 가지고 있어, 소자의 크기가 줄어듦에 따라 Cu보다 낮은 저항 특성을 가질 수 있으며, 녹는점이 3695K로 1357K인 Cu보다 높으므로 배선물질로써 Cu를 대체할 가능성이 있다. 본 연구에서는 Inductively Coupled Plasma (ICP) assisted magnetron sputtering을 통해 매우 얇은 텅스텐 박막을 증착하여 저항을 낮추고자 하였다. 고밀도 플라즈마의 방전을 위해, internal-type coil antenna를 사용하였으며 텅스텐 박막의 증착을 위해 DC sputter system이 사용되었다. 높은 에너지를 가진 텅스텐 이온을 이용하여 낮은 온도에서 고품위 박막을 증착할 수 있었으며, dense한 구조의 박막 성장이 가능하였다. ICP assisted를 이용하여 증착했을 때와, 그렇지 않을 때를 비교하여 ICP 조건에 따라서 박막의 저항이 감소함을 확인할 수 있었을 뿐만 아니라 최대 약 65% 감소함을 확인할 수 있었다. XRD를 이용하여 ICP power를 인가했을 때, 높은 저항을 갖는 A-15 구조를 가진 ${\beta}$ peak의 감소와 낮은 저항을 갖는 BCC 구조를 가진 ${\alpha}$ peak의 증가를 상온과 673K에서 증착한 박막 모두에서 확인하였으며, 이를 통해 ICP power가 저항 감소에 영향을 미친다는 것을 확인하였다. 또한, 두 온도 조건에서 grain size를 계산하여 ICP power를 인가함에 따라 두 조건 모두 grain size가 증가하였음을 조사하였다. 또한, XPS 분석을 통해 ICP power를 인가하였을 때 박막의 저항에 많은 영향을 끼치는 O peak이 감소하는 것을 통해 ICP assisted의 효과를 확인하였다. 이를 통해, ICP assisted magnetron sputtering을 통해 텅스텐 박막을 증착함으로써 차세대 배선물질로써 텅스텐의 가능성을 확인할 수 있었다.
반도체 소자의 고집적화에 따라 채널길이와 배선선 폭은 점차 줄어들고, 이에 따라 단채널효과, 소스/드레인에서의 기생저항 증가 및 게이트에서의 RC 시간지연 증가 등의 문제가 야기되었다. 이를 해결하기 위하여 자기정렬 실리사이드화(SADS) 공정을 통해 TiSi2, CoSi2 같은 금속 실리사이드를 접촉 및 게이트 전극으로 사용하려는 노력이 진행되고 있다. 그런데 TiSi2는 면저항의 선폭의존성 때문에, 그리고 CoSi2는 실리사이드 형성시 과도한 Si소모로 인해 차세대 MOSFET소자에 적용하기에는 한계가 있다. 반면, NiSi는 이러한 문제점을 나타내지 않고 저온 공정이 가능한 재료이다. 그러나, NiSi는 실리사이드 형성시 NiSi/Si 계면의 산화와 거침성(roughness) 때문에 높은 누설 전류와 면저항값, 그리고 열적 불안정성을 나타낸다. 한편, 초고집적 소자의 배선재료로는 비저항이 낮고 electro- 및 stress-migration에 대한 저항성이 높은 Cu가 사용될 전망이다. 그러나, Cu는 Si, SiO2, 실리사이드로 확산·반응하여 소자의 열적, 전기적, 기계적 특성을 저하시킨다. 따라서 Cu를 배선재료로 사용하기 위해서는 확산방지막이 필요하며, 확산방지재료로는 Ti, TiN, Ta, TaN 등이 많이 연구되고 있다.
고집적화된 반도체 소자 기술은 나날이 발전하고 있다. 특히 금속 배선을 위한 박막제조 공정에서 배선 선폭은 감소하고 있으며, 그 길이는 더욱 증가하게 되었다. 이러한 상황에서 금속 배선 물질에 대한 연구가 진행 되었고 그 결과 Cu가 그 대안으로 인식되었다. 하지만 Cu는 저온에서도 Si기판과 반응하므로 인하여 접촉면의 저항이 급격히 증가하여 소자로써의 기능이 불가능하게 되는 단점이 있다. 따라서 이러한 Cu와 Si기판 사이의 반응을 효과적으로 방지할 확산방지막의 개발이 필수 요건이 되었다. 본 연구는 Cu의 확산을 방지하는 W-C-N 확산방지막에 대한 연구로 질소비율과 열처리 온도를 변화하여 실험하였으며, 특히 격자상수 변화를 통하여 W-C-N 확산방지의 특성에 대하여 연구하였다.
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[게시일 2004년 10월 1일]
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