• Journal of Information Processing Systems
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• 제5권4호
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• pp.187-196
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• 2009

This paper presents compact cryptographic hardware architecture suitable for the Mobile Trusted Module (MTM) that requires low-area and low-power characteristics. The built-in cryptographic engine in the MTM is one of the most important circuit blocks and contributes to the performance of the whole platform because it is used as the key primitive supporting digital signature, platform integrity and command authentication. Unlike personal computers, mobile platforms have very stringent limitations with respect to available power, physical circuit area, and cost. Therefore special architecture and design methods for a compact cryptographic hardware module are required. The proposed cryptographic hardware has a chip area of 38K gates for RSA and 12.4K gates for unified SHA-1 and SHA-256 respectively on a 0.25um CMOS process. The current consumption of the proposed cryptographic hardware consumes at most 3.96mA for RSA and 2.16mA for SHA computations under the 25MHz.

• 정보보호학회논문지
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• 제12권5호
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• pp.95-105
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• 2002

본 논문에서는 공개키 암호 시스템에서 인증, 키 교환 및 전자 서명을 위해 사용되는 RSA 공개키 암호 알고리즘의 효율적인 하드웨어 구현 방법에 대해 기술하였다. RSA 공개키 알고리즘은 모듈러 멱승 연산에 의해 계산되어지며, 모듈러 멱승 연산은 반복적인 모듈러 곱셈 연산을 필요로 한다. 모듈러 곱셈 구현을 위한 많은 알고리즘 중, 하드웨어 구현의 효율성 때문에 Montgomery 알고리즘이 많이 사용되어지고 있다. 지금까지 몽고메리 알고리즘을 이용하여 고성능의 RSA 암호회로를 설계하는 연구는 많이 수행되어 왔으나, 대부분의 연구가 시스템의 고성능을 위한 연산 시간의 감소에 중점을 두고있다. 하드웨어 구현에 제한이 있는 시스템에서 하드웨어 설계 시 가장 고려해야 할 사항은 시스템의 성능과 면적을 고려한 설계이다. 이러한 이유로, 본 논문에서는 기존의 Montgomery 알고리즘을 저면적 회로에 적합한 구조로 개선하였으며, 개선된 알고리즘을 이용하여 ETRI에서 개발한 스마트 카드용 에뮬레이팅 시스템인 IESA 시스템에 적용하여 검증하였다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2003년도 하계종합학술대회 논문집 II
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• pp.879-882
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• 2003

Differential Power Analysis(DPA) is powerful attack method for smart card. Self-timed circuit has several advantages resisting to DPA. In that reason, DPA countermeasure using self-timed circuit is thought as one of good solution for DPA prevention. In this paper, we examine what self-timed features are good against DPA, and how much we can get benefit from it. Also we test several self-timed circuit implementation style in order to compare DPA resistance factor. Simulation results show that self-timed circuit is more resistant to DPA than conventional synchronous circuit, and can be used for designing cryptographic hardware for smart-card.

• 대한전자공학회논문지SD
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• 제44권1호
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• pp.8-15
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• 2007

본 논문은 소형.저전력 환경에 적합하게 개발된 HIGHT 블록 암호 알고리즘의 소형?저전력화된 하드웨어 구조를 제안하고 성능을 분석한다. HIGHT 알고리즘은 일반화된 Feistel 구조의 변형된 형태를 취하고 있다. 설계된 HIGHT는 암.복호화 기능을 내장하고 있으며 소형 설계를 위하여 모든 변환 과정이 하나의 블록으로 설계되어 중복된 부분을 최소화 하였다. 성능 향상을 위하여 32비트 서브키를 1 클럭에 출력되게 하였다. 제안된 암호 회로를 Hynix $0.25-{\mu}m$ 표준 CMOS 공정에 적용한 결과, 2,658 EG의 회로 크기를 가진다. 그리고 2.5V 동작 전원과 100kHz의 클럭 주파수로 동작시켰을 경우의 $10.88{\mu}W$의 소비 전력 특성을 나타냈다. 본 논문에서 제안된 HIGHT 암호 회로는 수동형 RFID 태그나 스마트 IC 카드와 같은 소형.저전력의 회로에 적용 가능하다.

• 한국컴퓨터정보학회논문지
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• 제15권11호
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• pp.157-162
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• 2010

IT발전으로 RFID/USN 환경은 매우 친숙한 통신수단이 되었다. 그러나 노드수의 증가와 보안, 크기제약 등으로 인하여 다양한 서비스를 구현하기에는 부족한 점이 존재한다. 그러므로 본 논문은 이러한 문제점을 해결하기 위하여 RFID/USN 환경에 적합한 비대칭형 암호시스템인 RI-RSA를 제안하였다. 제안된 RI-RSA 암호시스템은 구현하기 용이하다. 처리속도를 증가시킬 수 있도록 RSA의 병목현상이 발생되는 곱셈부를 2차원으로 세분화하여 RI-RSA를 제안하였고 이를 하드웨어 칩 레벨로 구현하였다. 모의실험 결과, 6% 정도의 회로 감소를 가져왔고, 처리시간은 기존 RSA와 비교하여 RI-RSA가 30% 빠름을 확인하였다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2003년도 하계종합학술대회 논문집 Ⅲ
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• pp.1399-1402
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• 2003

Paul Hocker has developed new attacks based on the electric consumption of cryptographic device such as smartcard that performs cryptographic computation. Among those attacks, the Differential Power Analysis(DPA) is one of the most impressive and most difficult to avoid. By analysing the power dissipation of encryption in a device, the secret information inside can be deduced. This paper presents that Advanced Encryption Standard(AES) is highly vulnerable to DPA and readily leaks away all secret keys through the experimental results for DPA. After all, it is required an implementation of the AES algorithm that is not vulnerable to DPA. We also propose countermeasures that employ asynchronous circuit.

• 대한전기학회:학술대회논문집
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• 대한전기학회 2005년도 심포지엄 논문집 정보 및 제어부문
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• pp.269-271
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• 2005

EMV was formed in February 1999 by Europay International, MasterCard International and Visa International to manage, maintain and enhance the EMV Integrated Circuit Card Specifications for Payment Systems as technology advances and the implementation of chip card programs become more prevalent. The formation of EMV ensures that single terminal and card approval processes are developed at a level that will allow cross payment system interoperability through compliance with the EMV specifications. A credit card environment of the domestic market adopted the standard Local-EMV to have the compatibility with EMV international standard and the EMV migration have been carried out b,# the step-by-step process. It may be possible to adopt various kinds of cryptographic algorithms, however, RSA public key algorithm is currently used. In this paper, as a public key algorithm for the authentication process, Elliptic Curve Cryptographic algorithm is applied to the EMV process. Implementation results is shown. and the possible changes necessary to accommodate Elliptic Curve Cryrtography is proposed.

• 정보보호학회논문지
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• 제31권3호
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• pp.323-330
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• 2021

최근에는 양자 컴퓨터의 빠른 연산의 장점이 알려지면서 큐비트를 활용한 양자회로에 대한 관심이 높아지고 있다. 그루버 알고리즘은 n-bit의 보안 레벨의 대칭키 암호와 해시 함수를 n/2-bit 보안 레벨까지 낮출 수 있는 양자 알고리즘이다. 그루버 알고리즘은 양자 컴퓨터상에서 동작하기 때문에 적용 대상이 되는 대칭키 암호와 해시함수는 양자 회로로 구현되어야 한다. 이러한 연구 동기로, 최근 들어 대칭키 암호 또는 해시 함수를 양자 회로로 구현하는 연구들이 활발히 수행되고 있다. 하지만 현재는 큐비트의 수가 제한적인 상황으로 최소한의 큐비트 개수로 구현하는 것에 관심을 가지고 효율적인 구현을 목표로 하고 있다. 본 논문에서는 국산 해시함수 LSH 구현에 큐빗 재활용, 사전 연산을 통해 사용 큐빗 수를 줄였다. 또한, Mix, Final 함수와 같은 핵심 연산들을 IBM에서 제공하는 양자 프로그래밍 툴인 ProjectQ를 사용하여 양자회로로 효율적으로 구현하였고 이에 필요한 양자 자원들을 평가하였다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2002년도 ITC-CSCC -2
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• pp.940-943
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• 2002

This paper presents hardware implementations of the two representative cryptographic algorithms, Advanced Encryption Standard (Rijndael), and the present American federal standard (Triple DES) using a PCI- based FPGA board named "EBSW-1" This board bases on a FPGA chip (Xilinx Virtex300 XCV300PQ240-4). The implementation results of these two algorithms were tested successfully. AES circuit could proceed an encryption as well as a decryption two times faster than the Triple-DES circuit, while the former circuit used higher rates of CLBs. Besides, if these architectures use pipeline-registers, the processing speed will be increased about 1.5 times than the presented circuits.

• 한국통신학회논문지
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• 제28권7A호
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• pp.547-556
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• 2003

본 논문에서는 저 면적 타원곡선 암호프로세서를 위한 GF(2$^{m}$ )상의 새로운 산술 연산기를 제안한다. 제안된 연산기는 바이너리 확장 최대공약수 알고리즘과 MSB(Most Significant Bit) 우선 곱셈 알고리즘으로부터 하드웨어 공유를 통하여 LFSR(Linear Feed Back Shft Register)구조로 설계되었으며, 나눗셈 및 곱셈 모두를 수행 할 수 있다. 즉 나눗셈 모드에서 2m-1 클락 사이클 지연 후 나눗셈의 결과를 출력하며, 곱셈 모드에서 m 클락 사이클 지연 후 곱셈 결과를 각각 출력한다. 본 논문에서 제안된 연산기를 기존의 나눗셈기들과 비교 분석한 결과 적은 트랜지스터의 사용으로 계산 지연시간을 감소 시켰다. 또한 제안된 연산기는 기약다항식의 선택에 어떠한 제약도 두지 않을 뿐 아니라 매우 규칙적이고 묘듈화 하기 쉽기 때문에 필드 크기 m 에 대하여 높은 확장성 및 유연성을 제공한다 따라서, 본 연구에서 제안된 산술 연산기는 타원곡선 암호프로세서의 나눗셈 및 곱셈 연산기로 사용될 수 있다. 특히 스마트 카드나 무선통신기기와 같은 저 면적을 요구하는 응용들에 매우 적합하다.