• Journal of Information Processing Systems
• /
• 제11권2호
• /
• pp.266-279
• /
• 2015

In this paper, we propose a novel block cipher mode of operation, which is known as the counter chain (CC) mode. The proposed CC mode integrates the cipher block chaining (CBC) block cipher mode of operation with the counter (CTR) mode in a consistent fashion. In the CC mode, the confidentiality and authenticity of data are assured by the CBC mode, while speed is achieved through the CTR mode. The proposed mode of operation overcomes the parallelization deficiency of the CBC mode and the chaining dependency of the counter mode. Experimental results indicate that the proposed CC mode achieves the encryption speed of the CTR mode, which is exceptionally faster than the encryption speed of the CBC mode. Moreover, our proposed CC mode provides better security over the CBC mode. In summary, the proposed CC block cipher mode of operation takes the advantages of both the Counter mode and the CBC mode, while avoiding their shortcomings.

• 한국정보통신학회논문지
• /
• 제25권4호
• /
• pp.588-594
• /
• 2021

미국 국가안보국에서 개발된 경량 블록암호 SIMON은 하드웨어 구현에 최적화 된 블록암호 군으로서, 여러 환경에서 효율적으로 동작할 수 있도록 많은 입·출력 규격을 제공한다. 블록암호 카운터 운용모드는 블록암호의 입력 규격보다 더 큰 평문을 암호화할 수 있도록 제공되는 운용모드 중 하나이다. 카운터 운용모드는 입력 값으로 상수 값인 논스와 블록의 번호인 카운터를 사용한다. 이때 논스 부분은 모든 블록이 동일하기 때문에, 다른 상수 값과 연산한다면 항상 동일한 연산 결과를 가진다. 이 특징을 활용한다면 일부 값을 사전 연산하여 라운드 함수의 일부분을 생략하는 것이 가능하다. 일반적인 상황에서 SIMON의 입력 값은 카운터에 영향을 받으나, 8-bit 환경에서는 8-bit 단위로 연산이 되기에 고속 구현이 가능한 부분이 존재한다. 따라서 본 논문에서는 연산 생략이 가능한 지점을 중점적으로 확인하고 기존 SIMON 구현물과 성능 비교를 통해 제안하는 기법의 우수성을 확인한다.

• Journal of information and communication convergence engineering
• /
• 제15권4호
• /
• pp.212-216
• /
• 2017

In this paper, we introduce novel techniques to improve the high performance of AE functions on modern high-end IoT platforms (ARM-NEON), which support SIMD and cryptography instruction sets. For the Sophie Germain Counter Mode of operation (SGCM), counter modes of encryption and prime field multiplication are required. We chose the Montgomery multiplication for modular multiplication. We perform Montgomery multiplication in a parallel way by exploiting both the ARM and NEON instruction sets. Specifically, the NEON instruction performed 128-bit integer multiplication and the ARM instruction performed Montgomery reduction, simultaneously. This approach hides the latency for ARM in the NEON instruction set. For a high-speed counter mode of encryptions for both AE functions, we introduced two-level computations. When the tasks were large volume, we switched to the NEON instruction to execute the encryption operations. Otherwise, we performed the encryptions on the ARM module.

• KSBB Journal
• /
• 제15권4호
• /
• pp.346-351
• /
• 2000

식물세포 배양액으로부터 회수한 식불세포 내 수분 함 량에 따른 추출효율은 건조 정도 보다는 건조방법 에 상당 히 영향을 받음을 알 수 있었으며 건조하여 추출할 경우 사용되는 추출용매를 절약할 수 있었다. 여러가지 유기용 매를 이용하여 paclitaxe1의 추출 경향을 조사한 결과 메탄올의 경우 가장 적 은 양으로 가장 높은 paclitaxe1 회 수율을 얻어 가장 효과적임을 알 수 있었다. 추출방법의 경우 counter-current 형태를 사용할 경우 batch형태에 비하여 용 매 사용량을 줄일 수 있으며 paclitaxe1 회수율은 거의 차이가 없음을 알 수 있었다. Batch 형태를 이용한 메탄올 추출시 식불세포의 경우 4회 (회수율>99%), 식불세포조각의 경우 1회 (회수융>96%)의 추출로 대부분의 paclitaxe1 회수가 가능 하였다. 또한 메탄올 추출시 90% 이상의 머탄올 농도이변 충분하며 (회수율>98%), 추출시biomass와 메탄올 의 흔합비 (Kg biomass: L MeOH)는 1: 1, 추출시간은 1회 5분 이상이면 적당 하였다. 메탄올 추출불에 포함된 극성불 순물들은 다음 공정 인 액/액 (methylene chloride/ MeOH)추 출로 제거하여 정제공정에 사용되어 진다.

• 전기전자학회논문지
• /
• 제22권2호
• /
• pp.233-241
• /
• 2018

블록암호 알고리듬 ARIA, AES를 기반으로 GCM (Galois/Counter Mode) 인증암호를 지원하는 암호 프로세서를 경량화 구현하였다. 설계된 암호 프로세서는 블록암호를 위한 128 비트, 256 비트의 두 가지 키 길이와 5가지의 기밀성 운영모드 (ECB, CBC, OFB, CFB, CTR)도 지원한다. 알고리듬 특성을 기반으로 ARIA와 AES를 단일 하드웨어로 통합하여 구현하였으며, CTR 암호연산과 GHASH 연산의 효율적인 동시 처리를 위해 $128{\times}12$ 비트의 부분 병렬 GF (Galois field) 곱셈기를 적용하여 전체적인 성능 최적화를 이루었다. ARIA/AES-GCM 인증암호 프로세서를 FPGA로 구현하여 하드웨어 동작을 확인하였으며, 180 nm CMOS 셀 라이브러리로 합성한 결과 60,800 GE로 구현되었다. 최대 동작 주파수 95 MHz에서 키 길이에 따라 AES 블록암호는 1,105 Mbps와 810 Mbps, ARIA 블록암호는 935 Mbps와 715 Mbps, 그리고 GCM 인증암호는 138~184 Mbps의 성능을 갖는 것으로 평가되었다.

• 대한전자공학회논문지
• /
• 제27권7호
• /
• pp.1015-1024
• /
• 1990

This paper proposes a program counter unit(PCU) on the pipelined architecture of RISC (Reduced Instruction Set Computer) type high performance processors, PCU is used for supplying instruction addresses to memory units(Instruction Cache) efficiently. A RISC processor's PCU has to compute the instruction address within required intervals continnously. So, using the method of self-generated incrementor, is more efficient than the conventional one's using ALU or private adder. The proposed PCU is designed to have the fast +4(Byte Address) operation incrementor that has no carry propagation delay. Design specifications are taken by analyzing the whole data path operation of target processor's default and exceptional mode instructions. CMOS and wired logic circuit technologic are used in PCU for the fast operation which has small layout area and power dissipation. The schematic capture and logic, timing simulation of proposed PCU are performed on Apollo W/S using Mentor Graphics CAD tooks.

• 정보보호학회논문지
• /
• 제30권6호
• /
• pp.1217-1223
• /
• 2020

CHAM은 저사양 프로세서를 지원하기 위한 경량 블록암호로, 한국의 국가보안기술연구소에서 개발되었다. 블록암호의 원활한 동작을 위해서는 블록암호 운용 모드를 적용하는데 그 중에서 카운터 모드는 낮은 구현 난이도와 병렬 연산 지원으로 뛰어난 효율을 자랑한다. 본 논문에서는 블록암호 CHAM의 카운터 운영 모드를 최적 구현한 결과물을 제시한다. 제안기법은 사전 연산을 통해 일부 라운드를 생략하는 것으로 기존 CHAM보다 빠른 연산 속도를 가진다. 또한, 라운드 함수 진입 전 라운드 키의 일부를 레지스터에 선행 로드하는 것으로 라운드 함수마다 라운드 키를 로드하는 시간을 160cycles만큼 감소시켰다. 제안하는 기법은 기존 기법에 비해 고정키 시나리오 상에서 6.8%, 가변키 시나리오 상에서 4.5%의 성능 향상이 있었다.

• 정보보호학회논문지
• /
• 제33권2호
• /
• pp.165-173
• /
• 2023

본 논문에서는 32-bit RISC-V 프로세서 상에서 경량 블록 암호인 SIMECK과 SIMON의 카운터 운용 모드에 대한 최적 구현을 제안한다. CTR 운용 모드의 특징을 활용하여 일부 값을 사전 연산하는 라운드 함수 최적화, 단일평문 최적화와 2개의 평문 병렬 최적화를 제안한다. RISC-V 상에서의 SIMECK과 SIMON에 대한 선행 연구 결과가 존재하지 않기 때문에 단일 평문 최적화와 2개의 평문 병렬 최적화 구현물에 대해 사전 연산 기법이 적용된 구현물과 사전 연산이 적용되지 않은 구현물의 성능을 비교하였다. 결과적으로, 사전 연산 기법이 적용된 구현물은 사전 연산이 적용되지 않은 구현물 대비 모두 1%의 성능 향상을 확인하였다.

• JSTS:Journal of Semiconductor Technology and Science
• /
• 제15권2호
• /
• pp.292-300
• /
• 2015

This paper proposes a high-efficiency, dual-mode PWM / linear buck converter with a wide-input range. The proposed converter was designed with a mode selector that can change the operation between PWM / linear mode by sensing a load current. The proposed converter operates in a linear mode during a light load and in PWM mode during a heavy load condition in order to ensure high efficiency. In addition, the mode selector uses a bit counter and a transmission gate designed to protect from a malfunction due to noise or a time-delay. Also, in conditions between $-40^{\circ}C$ and $140^{\circ}C$, the converter has variations in temperature of $0.5mV/^{\circ}C$ in the PWM mode and of $0.24mV/^{\circ}C$ in the linear mode. Also, to prevent malfunction and breakdown of the IC due to static electricity, the reliability of IC was improved by embedding a self-produced 8 kV-class(Chip level) ESD protection circuit of a P-substrate Triggered SCR type with high robustness characteristics.

• 대한전자공학회:학술대회논문집
• /
• 대한전자공학회 2002년도 하계종합학술대회 논문집(5)
• /
• pp.47-50
• /
• 2002

An extended-counting analog to digital converter (ADC) is designed to have a high resolution(14bit) with low power consumption and small dia area. First order sigma-delta modulator with a simple counter for incremental operation eliminates the need of big decimation filter in conventional sigma-delta type ADC. To improve the accuracy and linearity, extended mode of successive approximation is followed. For 14-bit conversion operation, total 263 clocks(1 clock for reset, 256 clocks for incremental operation and extended 6 clocks for successive approximation operation) are needed with the sampling rate of 10 Ms/s This ADC is implemented in a 0.6um standard CMOS technology with a die area of 1 mm ${\times}$ 0.75 mm.