• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 1999년도 춘계종합학술대회
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• pp.179-184
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• 1999

디지털 시스템을 설계하고 분석할 때, 번지버스와 데이터버스 및 각종 제어 신호들을 타이밍도로 표현하는 경우가 많다. 그러나 디지털 시스템의 동작이 타이밍도로 표현되는 경우, 그 표현이 복잡할 뿐 아니라 동작 분석이 용이하지 못하다. 본 연구에서는 시스템의 타이밍도를 확장된 마크흐름선도(EMFG; Extended Mark flow Graph)로 표현하는 방법을 제안하였다. 시스템의 동작이 EMFG로 표현되는 경우, 각종 신호들에 따라 변화하는 시스템의 상태가 도식적으로 표현되므로 시스템의 동작 분석이 용이해질 뿐 아니라 시스템의 설계에도 유용하게 이용 될 수 있다. 적용 예로 NEC사의 $\mu$PD70320 CPU의 메모리 읽기 사이클 및 MCM60256A의 메모리 동작을 EMFG로 표현하였다.

• 한국정보처리학회논문지
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• 제4권8호
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• pp.1975-1986
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• 1997

프로토콜이 방대화되고 복잡해짐에 따라 기존의 제어흐름 중심의 테스트는 프로토콜이 갖는 자료흐름, 전이조건, 지연 등의 복합요소를 테스트하는데 문제점을 갖는다. 따라서 본 연구에서는 자료흐름을 제어흐름에 통합하여 테스트 스위트를 생성함으로써 제어흐름 분석시 발생하는 비결정성 문제를 해결하고, 도달가능 트리를 이용하여 실행 불가능 경로를 제거한 후 실행가능 경로에 대한 테스트 스위트만을 생성하는 기법을 제안하고 이를 설계 및 구현하였다. 설계 및 구현된 도구는 기존 방법과 비교하여 UIO 길이를 줄이며 오류 가능성이 높은 특성 경로에 대한 부분적인 테스트가 필요한 경우에 효율적으로 사용할 수 있다. 또한 구현된 자동 테스트 스위트 생성도구의 활용으로 프로토콜 구현의 생산성을 높일 수 있으며 프로토콜 테스팅 환경의 기반을 제공한다.

• 한국정보과학회논문지:소프트웨어및응용
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• 제32권8호
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• pp.795-807
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• 2005

기존의 LVA를 수행하는 알고리즘은 반복적 정보흐름분석(Iterative Data Flow Analysis -DFA) 프레임워크에 따라 프로그램 전체를 반복적으로 스캔하면서 진행되어진다. Zephyr[1] 컴파일러의 경우 이와 같은 반복적 알고리즘으로 LVA를 수행하는 시간이 전체 컴파일 시간에서 약 $7\%$를 차지하고 있다. 기존 LVA 알고리즘은 여러 가지로 개선할 점들이 있다. LVA를 수행하는 기존의 반복적 알고리즘은 알고리즘의 특성상 방문하지 않아도 되는 basic block들에 대한 방문이 잦고, 살아있는 변수들의 집합을 점차적으로 증가해 가면서 구하는 특성상 큰 변수들의 집합에 대한 연산을 계속 하게 된다. 우리는 기존의 알고리즘과 달리 사용된 변수들(USE set)에 대해 Control Flow Graph(CFG)에서 거슬러 올라가면서 LVA를 수행하는 반복적인 알고리즘의 개선안을 제안하고자 한다. 이는 기존의 알고리즘과 같은 결과를 내면서 더 빠른 알고리즘이다. DFA에서의 flow equation을 적용하는 순서를 바꿈으로써 많은 중복 계산을 줄일 수 있다. 이러한 방법으로 인해 basic block을 방문해야만 하는 횟수를 줄이면서 전체 수행 시간을 단축시킨다. 간단한 추가 구현만으로 Zephyr 컴파일러에서의 실험 결과에서 LVA만을 수행하는 시간에서 기존의 알고리즘보다 $36.4\%$ 짧은 시간을 사용하였고, 이는 전체 컴파일 시간을 $2.6\%$ 줄이는 효과를 가져왔다.

• 정보처리학회논문지A
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• 제9A권3호
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• pp.351-362
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• 2002

신호전이그래프는 비동기식 유한상태기와 더불어 신호수준에서 비동기식 제어회로의 사양을 기술하기 위하여 사용되는 가장 대표적인 사양 기술언어이다. 그러나 신호전이그래프는 설계자에게 친숙한 사양기술언어가 아니며, 결과적으로 비동기식 시스템의 설계자가 목적시스템의 비동기식 제어부를 구성하는 수∼수십개의 비동기식 제어회로에 대한 신호전이그래프를 일일이 고안하고 기술하는 것은 매우 힘들고 시간소모적인 일이다. 본 논문에서는 최근에 제안된 프로세스 중심방식을 이용하여 신호전이그래프를 자동으로 생성하는 방법을 제안하고자 한다. 특히, 제안된 방법은 신호전이그래프의 자동생성 과정에서 신호전이그래프에 기반한 비동기식 논리합성의 고유한 특성들을 주의 깊게 고려하여 준다. 결과적으로 자동 생성된 신호전이그래프로부터 합성된 비동기식 제어회로는 면적, 합성시간, 성능, 구현성의 측면에서 매우 우수하다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2002년도 ITC-CSCC -3
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• pp.1724-1727
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• 2002

Asynchronous circuits have the potential to solve the problems related to parameter variations such as gate delays in deep sub-micron technologies. However, current CAD tools for large-scale asyn-chronous circuits partition specification irrelevantly, because these tools cannot control the granularity of circuit decomposition. In this paper we propose a hierarchical Control/Data Flow Graph (CDFG) containing nodes that are flexibly partitioned or merged into other nodes. We show a partitioning algorithm for such CDFGs to generate handleable Signal Transition Graphs (STGs) for asynchronous synthesis tools. The algorithm a1lows designers to assign the maximum number of signals of partitioned nodes considering of timality. From an experiment, this algorithm can flexibly partition and result in more compact asynchronous controllers.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2002년도 ITC-CSCC -3
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• pp.1728-1731
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• 2002

Scheduling is assigning each operation in a control/data flow graph(CDFG) to a specific control step. It directly influences the performance of the hardware synthesized. In this paper, we propose an efficient resource-constrained scheduling algorithm assuming that only available silicon area is given. We performed the experiment to evaluate its performance. The results show that our algorithm find the solution with shorter scheduling length compared to the existing methods.

• 정보처리학회논문지D
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• 제15D권1호
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• pp.87-98
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• 2008

임베디드 시스템의 하드웨어 구성요소들에 대한 성능 고도화가 요구됨에 따라 이에 탑재될 소프트웨어의 개발 방법도 영향을 받고 있다. 특히 MPSoC와 같은 고가의 하드웨어 아키텍처에서는 효율적인 자원의 사용 및 성능의 향상을 위해 소프트웨어 측면에서의 고려가 필수적으로 요구된다. 따라서 본 연구에서는 임베디드 소프트웨어 개발과정에서 멀티프로세서 기반의 하드웨어 아키텍처를 고려하는 소프트웨어 태스크의 분할기법을 제시한다. 제시하는 기법은 UML 기반의 소프트웨어 모델을 CBCFG (Constraints-Based Control Flow Graph)로 변환하고, 이를 병렬성과 데이터 의존성을 고려한 소프트웨어 컴포넌트로 분할하는 기법이다. 이러한 기법은 임베디드 소프트웨어의 플랫폼 의존적인 모델 개발과 태스크 성능 예측 등을 위한 자료로 활용할 수 있다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2004년도 ICEIC The International Conference on Electronics Informations and Communications
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• pp.259-262
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• 2004

In most of the character recognition systems, the method of template matching or statistical method using hidden Markov model is used to extract and recognize feature shapes. In this paper, we used modified chain-code which has 8-directions but 4-codes, and made the chain-code of hand-written character, after that, converted it into transition chain-code by applying to HMM(Hidden Markov Model). The transition chain code by HMM is analyzed as signal flow graph by Mason's theory which is generally used to calculate forward gain at automatic control system. If the specific forward gain and feedback gain is properly set, the forward gain of transition chain-code using Mason's theory can be distinguished depending on each object for recognition. This data of the gain is reorganized as tree structure, hence making it possible to distinguish different hand-written characters. With this method, $91\%$ recognition rate was acquired.

• 정보처리학회논문지D
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• 제14D권2호
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• pp.217-224
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• 2007

CTOC에서는 정적으로 값과 타입을 결정하기 위해 변수를 배정에 따라 분리하는 SSA Form을 사용한다. SSA Form은 최근 데이터 흐름분석과 코드 최적화를 위해 컴파일러의 중간 표현으로 많이 사용되고 있다. 하지만 기존의 SSA Form은 표현적보다는 주로 변수에 관련된 것이다. 따라서 SSA Form 형태의 표현식에 대해 최적화를 적용하기 위해 중복된 표현식을 제거한다. 본 논문에서는 좀더 최적화된 코드를 얻기 위해 부분 중복 표현식을 정의하고, 부분 중복 표현식을 제거하는 방법을 구현한다.

• 한국콘텐츠학회논문지
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• 제6권2호
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• pp.117-126
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• 2006

자바 바이트코드는 많은 장점을 갖지만 수행 속도가 느리고 분석이 어렵다는 단점을 갖는다 이를 극복하기 위해 바이트코드에 대한 분석과 최적화가 수행되어야 한다. 우선 바이트코드에 대한 제어 흐름 분석을 수행한다. 제어 흐름 분석 후 데이터 흐름 분석과 최적화를 위해서 변수가 어디서 정의되고 어디서 사용되는지에 대한 정보가 필요하다. 각 위치에서 변수에 배정되는 값에 따라 동일한 이름의 변수가 다른 위치에서 다른 값을 가지는 경우가 발생한다. 따라서 정적으로 값과 타입을 결정하기 위해서 변수는 배정되는 것에 따라 분리되어야 한다. 이를 위해 단일 배정 형태를 이용하여 표현할 수 있다. 정적 단일 배정형태(SSA Form)로 변경한 후 정적 분석과 최적화를 위해서는 각 변수와 표현식이 나타내는 각각의 노드에 타입 정보를 설정해야 한다. 본 논문은 타입에 대한 기본 정보를 바탕으로 관련된 동등한 노드를 발견하고 강 결합 요소로 설정한 후 각 노드에 타입을 효율적으로 설정하는 방법을 제안한다