• Journal of Positioning, Navigation, and Timing
• /
• 제4권1호
• /
• pp.25-31
• /
• 2015

In this paper, we described the timing-offset comparison results between various daily jump compensation methods for GPS carrier phase (CP) measurement data. For the performance comparison, we used about 70 days GPS measurement data obtained from two GPS geodetic receivers which share the reference 1 PPS and RF signals and closely located in each other within a few meters. From the experiment results, the followings were observed. First, daily jumps existed in CP measurements depend on not only the environment but also the receiver which will make a full compensation be very hard or impossible. Second, clock bias can be occurred in the case of using a simple compensation with accumulation of daily jumps but it could be used in a short-period frequency comparison campaign (less than about 7 days) despite of its drawback.

• 대한전자공학회:학술대회논문집
• /
• 대한전자공학회 2001년도 하계종합학술대회 논문집(2)
• /
• pp.365-368
• /
• 2001

This paper described a design and implementation of the division/square-root for a redundant floating point binary number using high-speed quotient selector. This division/square-root used the method of a redundant binary addition with 25MHz clock speed. The addition of two numbers can be performed in a constant time independent of the word length since carry propagation can be eliminated. We have developed a 16-bit VLSI circuit for division and square-root operations used extensively in each iterative step. It peformed the division and square-root by a redundant binary addition to the shifted binary number every 16 cycles. Also the circuit uses the nonrestoring method to obtain a quotient. The quotient selection logic used a leading three digits of partial remainders in order to be implemented in a simple circuit. As a result, the performance of the proposed scheme is further enhanced in the speed of operation process by applying new quotient selection addition logic which can be parallelly process the quotient decision field. It showed the speed-up of 13% faster than previously presented schemes used the same algorithms.

• 대한전자공학회논문지TC
• /
• 제48권7호
• /
• pp.9-16
• /
• 2011

본 논문에서는 높은 처리율을 가지는 다양한 터보 복호 방식을 소개하고 각각의 장점을 기반으로 한 새로운 고속 터보 복호 기법을 제안한다. 제안된 기법은 기본적으로 슬라이딩 윈도우, 복류 복호, 셔플 복호 방식을 사용하며 모의실험 결과, 제안된 기법은 기존의 방법에 비해서 적은 클록 사이클로도 동일한 BER 성능을 얻을 수 있음을 확인하였다. 게다가 슬라이딩 윈도우 크기를 적절하게 조정하면 메모리 사용량도 줄일 수 있음을 확인하였다. 따라서 본 논문에서 제안한 터보 복호 기법을 사용함으로써 저 전력, 저 면적의 고속 터보 복호기의 설계가 가능하다.

• 대한전자공학회논문지SD
• /
• 제44권2호
• /
• pp.25-33
• /
• 2007

본 논문에서는 높은 dynamic range(DR)를 얻을 수 있는 단일-비트 4차 델타-시그마 모듈레이터를 제시하였으며, 이를 구현하였다. 본 모듈레이터에 사용된 루프 필터의 구조는 피드백 패스와 피드포워드 패스를 혼합하여 사용한 구조이며, 스위치-커패시터(switched-capacitor) 방식으로 구현되었다. 측정 결과로는 20kHz의 기저대역(base band)에서 3.2MHz의 클록을 사용하였을 때 최대 99dB의 DR을 얻었다. 본 모듈레이터는 $0.18{\mu}m$ standard CMOS 공정으로 만들어졌다.

• 천문학회보
• /
• 제43권1호
• /
• pp.40.1-40.1
• /
• 2018

외계행성 탐색시스템 18k 모자이크 CCD 카메라는 4개의 9k CCD로 구성되며 총 32개 채널의 영상영역과 리드아웃 회로를 가진다. 관측 영상에는 각 영상영역에 대한 오버스캔(overscan) 영역이 포함되는데, 영상 신호에 의한 오버스캔 영역의 바이어스(bias) 교란을 최소화하기 위해 리드아웃 회로의 인버팅 앰프에 대한 Common Mode Rejection Ratio(CMRR)를 미세 조정하였다. 그 결과 세 사이트의 평균 CMRR이 55 dB에서 73 dB로 향상되었고, 기존에는 영상 신호에 따른 오버스캔 바이어스 레벨의 선형적 관계가 약 2/1,000의 기울기를 가졌으나 조정 후에는 약 2/10,000로 바이어스 오차가 줄어들었다. CCD 리드아웃 회로의 미세조정과 클락(clock) 개선을 통해 물결무늬 잡음 제거 및 읽기 잡음 감소가 이루어졌으며, 향후의 추가적인 바이어스 안정화와 크로스톡 개선 방안이 검토되고 있다. 카메라 전자부 조정 과정 및 결과와 더불어, 카메라 듀어와 부대장비 유지보수, Polycold CryoTiger 냉각기 운영 및 개선 관련 노하우도 함께 발표한다.

• 전자공학회논문지A
• /
• 제32A권12호
• /
• pp.108-114
• /
• 1995

Recently, along wtih the advance of high-performance system, synchronous DRAM's (SDRAM's) which provide consecutive data output synchronized with an external clock signal, have been reported. However, in the conventional SDRAM's which utilize a multi-stage serial pipelined scheme, the column path is divided into multi-stages depending on CAS latency N. Thus, as the operating speed and CAS latency increase, new stages must be added, thereby causing a large area penalty due to additinal latches and I/O lines. In the proposed register-based parallel pipelined scheme, (N-1) registers are located between the read data bus line pair and the data output buffer and the coming data are sequentially stored. Since the column data path is not divided and the read data is directly transmitted to the registers, the busrt read operation can easily be achieved at higher frequencies without a large area penalty and degradation of internal timing margin. Simulation results for 0.32um-Tech. 4-Bank 64M SDRAM show good operation at 200MHz and an area increment is less than 0.1% when CAS latency N is increased from 3 to 4.. This pipelined scheme is more advantageous as the operating frequency increases.

• JSTS:Journal of Semiconductor Technology and Science
• /
• 제15권2호
• /
• pp.255-266
• /
• 2015

In this paper, a low-complexity and low-power soft output multiple input multiple output (MIMO) symbol detector is proposed for mobile devices with two transmit and two receive antennas. The proposed symbol detector can support both the spatial multiplexing mode and spatial diversity mode in single hardware and shows the optimal maximum likelihood (ML) performance. By applying a multi-stage pipeline structure and using a complex multiplier based on the polar-coordinate, the complexity of the proposed architecture is dramatically decreased. Also, by applying a clock-gating scheme to the internal modules for MIMO modes, the power consumption is also reduced. The proposed symbol detector was designed using a hardware description language (HDL) and implemented using a 65nm CMOS standard cell library. With the proposed architecture, the proposed MIMO detector takes up an area of approximately $0.31mm^2$ with 183K equivalent gates and achieves a 150Mbps throughput. Also, the power estimation results show that the proposed MIMO detector can reduce the power consumption by a maximum of 85% for the various test cases.

• 전기전자학회논문지
• /
• 제22권3호
• /
• pp.742-746
• /
• 2018

본 연구에서는 온-오프 키잉 변조/복조를 기반으로 데이터의 전송속도를 30MHz 클럭 송신/수신할 수 있는 가시광 통신 시스템을 구현하였다. 구현된 시스템의 데이터 속도는 발광 다이오드/포토 다이오드 드라이버로 구성된 VLC 채널과 송/수신 플랫폼의 VLC 신호의 전송 및 수신에 대한 기능 시험을 통해 확인할 수 있었다. 그러나, VLC 송/수신 통합모듈에 대한 실험에서는 최대 전송속도가 15MHz로 측정되었다. 따라서, 본 연구에서는 실제 조명으로 사용할 수 있는 출력 15W 이상의 LED 모듈을 이용하여 가시광통신 시스템을 구현할 때 근본적으로 발생할 수 있는 문제점에 대해서 기술하고 개선 방안을 제안한다.

• 대한전기학회:학술대회논문집
• /
• 대한전기학회 2007년도 심포지엄 논문집 정보 및 제어부문
• /
• pp.267-269
• /
• 2007

PLL(Phase Locked Loop) are widely used circuit technique in modern electronic systems. In this paper, We propose the low voltage and high speed PLL. We design the PFD(Phase Frequency Detector) by using TSPC (True Single Phase Clock) circuit to improve the performance and solve the dead-zone problem. We use CP(Charge Pump} and LP(Loop filter) for Negative feedback and current reusing in order to solve current mismatch and switch mismatch problem. The VCO(Voltage controlled Oscillator) with 5-stage differential ring oscillator is used to exact output frequency. The divider is implemented by using D-type flip flops asynchronous dividing. The frequency divider has a constant division ratio 32. The frequency range of VCO has from 200MHz to 1.1GHz and have 1.7GHz/v of voltage gain. The proposed PLL is designed by using 0.18um CMOS processor with 1.8V supply voltage. Oscillator's input frequency is 25MHz, VCO output frequency is 800MHz and lock time is 5us. It is evaluated by using cadence spectra RF tools.

• 한국정보통신학회:학술대회논문집
• /
• 한국해양정보통신학회 2003년도 추계종합학술대회
• /
• pp.196-198
• /
• 2003

본 논문에서는 미국 국립표준기술연구소(NIST)에서 채택한 차세대 암호 표준인 Rijndael 암호 알고리듬을 하드웨어로 구현한다. 효율적인 연산을 위해 라운드를 2개의 부분 라운드로 나누고 부분라운드 간에 파이프라인을 사용하였으며, 1 라운드 연산 시 평균적으로 5 클럭이 소요된다. AES-128 암호 알고리듬을 ALTERA FPGA를 사용하여 하드웨어로 구현 후 성능을 분석하였다. 구현된 AES-128 암호 알고리듬은 암호화시 최대 166 Mhz의 동작 주파수와 약 424 Mbps의 암호율을 가지고 복호화시 최대 142 Mhz의 동작 주파수와 약 363 Mbps의 복호율을 얻을 수 있었다.