• JSTS:Journal of Semiconductor Technology and Science
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• 제15권3호
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• pp.404-416
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• 2015

Small-area, low-power coarse and fine frequency detectors (FDs) are proposed for an adaptive bandwidth referenceless CDR with a wide range of input data rate. The coarse FD implemented with two flip-flops eliminates harmonic locking as long as the initial frequency of the CDR is lower than the target frequency. The fine FD samples the incoming input data by using half-rate four phase clocks, while the conventional rotational FD samples the full-rate clock signal by the incoming input data. The fine FD uses only a half number of flip-flops compared to the rotational FD by sharing the sampling and retiming circuitry with PLL. The proposed CDR chip in a 65-nm CMOS process satisfies the jitter tolerance specifications of both USB 3.0 and USB 3.1. The proposed CDR works in the range of input data rate; 2 Gb/s ~ 8 Gb/s at 1.2 V, 4 Gb/s ~ 11 Gb/s at 1.5 V. It consumes 26 mW at 5 Gb/s and 1.2 V, and 41 mW at 10 Gb/s and 1.5 V. The measured phase noise was -97.76 dBc/Hz at the 1 MHz frequency offset from the center frequency of 2.5 GHz. The measured rms jitter was 5.0 ps at 5 Gb/s and 4.5 ps at 10 Gb/s.

• 전기전자학회논문지
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• 제19권4호
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• pp.541-547
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• 2015

현재 반도체 제조 공정에서 집적회로의 소자 크기가 점점 작아짐에 따라 플라즈마 식각 공정에서의 식각 종료점 검출이 더 어려워지고 있다. 식각 종료점 검출은 위해서는 반도체 장비에 다양한 종류의 센서를 설치하고 이 센서를 통해 데이터를 얻고 분석해야 한다. 기존의 식각 종료점 검출 방식은 주로 By-product의 OES 데이터를 분석하여 진행되었는데 본 연구에서는 By-product 와 Etchant gas 의 OES 데이터를 함께 분석하여 식각 종료점 검출 결과에 신뢰성을 더 높이고자 하였다. 또한, 데이터 분석을 위해 OES-SNR, PCA, Polynomial Regression, eHMM 등의 기법들을 사용하여 진행하였다.

• 전기전자학회논문지
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• 제21권4호
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• pp.331-337
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• 2017

본 논문에서는 20MHz 대역폭, 저잡음, 저전력의 3차 저역 통과 시그마-델타 모듈레이터를 개발한다. 본 시스템의 대역폭은 LTE 및 그 외 다른 광대역 무선통신 표준을 만족할 수 있다. Feed-forward 구조의 3차 저역 통과 필터를 통해 저전력 및 저복잡도를 실현한다. 개발된 시스템은 빠른 데이터 변환을 실현하기 위해 3bit-flash 타입의 양자화 회로를 사용하였다. Current-steering DAC의 경우 추가적인 회로 없이 높은 정확도와 낮은 전력 소모의 이유로 고안되었다. DAC의 입력 전압이 변할 경우 생기는 glitch들을 없애기 위해 cross-coupled 트랜시스터를 사용하여 glitch 상쇄(cancellation)를 실현하였다. 개발된 시스템은 32.65mW의 저전력 구현과 함께 65.9dB의 peak SNDR, 20MHz의 대역폭을 실현한다. 600mVp-p의 입력 two-tone 신호 입력 인가후의 IM3는 69dBc를 실현하였으며 TSMC의 0.18-um CMOS 공정을 이용하여 설계되었다.

• 대한전자공학회논문지SD
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• 제40권8호
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• pp.598-609
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• 2003

본 논문에서는 CMOS IF PLL 주파수합성기를 설계하였다. 설계된 주파수합성기는 칩 외부에 LC 공진 회로를 원하는 값에 맞게 바꿈으로써 다양한 중간 주파수에서 동작 가능하다. VCO는 자동진폭조절 기능을 갖도록 설계하여 LC 공진회로의 Q-factor에 무관하게 일정한 진폭의 출력을 발생한다. 설계된 주파수분주기는 8/9 또는 16/17 dual-modulus prescaler를 포함하며, 다양한 응용분야에 적용 가능하도록 외부 직렬데이터에 의해 동작 주파수를 프로그램할 수 있도록 하였다. 설계된 회로는 0.35㎛ n-well CMOS 공정을 사용하여 제작되었으며, 제작된 IC의 성능을 측정한 결과 260㎒의 동작주파수에서 위상잡음은 -114dBc/Hz@100kHz 이고 lock time은 300㎲보다 작다. 설계된 회로는 3V의 전원전압에서 16mW의 전력을 소모하며, 칩 면적은 730㎛×950㎛이다.

• 한국컴퓨터정보학회논문지
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• 제20권2호
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• pp.79-88
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• 2015

본 논문에서는 차세대 항공 관제시스템의 핵심이라고 할 수 있는 ADS-B 지상 감시장비를 소개하고, ADS-B 1090ES 지상국 수신기를 연구하였다. 국제 표준 문서와 기존 제품의 성능을 분석하여 성능과 신뢰성이 보장되는 최적의 규격을 결정하였다. 초단인 RF단은 저전력, 저잡음, 고이득 특성에 적합한 바이어스 회로를 구성하여 설계하였으며, 신호처리부는 수신 악조건 하에서도 최적의 신호처리(복호)가 가능하도록 구성하였다. 또한 최종단이라고 할 수 있는 MCU부는 외부와의 고속 통신을 고려하여 최신의 CPU를 채택하여 구성했으며, 원격제어 통신은 SNMP를 채택하였다. 개발된 수신기는 국내외 기술 기준을 모두 만족하며, 외산 제품보다 성능 면에서 비교 우위에 있는 것으로 판단된다.

• 한국전자통신학회논문지
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• 제13권4호
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• pp.721-728
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• 2018

본 논문은 다양한 구조의 선형 블록 오류정정코드를 소개하고, 이를 회로로 구현하여 비교 분석한 결과를 보여주고 있다. 메모리 시스템에서는 잡음 전력으로 인한 비트 오류를 방지하기 위해 ECC(: Error Correction Code)가 사용되어 왔다. ECC의 종류에는 SEC-DED(: Single Error Correction Double Error Detection)와 SEC-DED-DAEC(: Double Adjacent Error Correction)가 있다. SEC-DED인 Hsiao 코드와 SEC-DED-DAEC인 Dutta, Pedro 코드를 각각 Verilog HDL을 이용해 설계 후 $0.35{\mu}m$ CMOS 공정을 사용해 회로로 합성하였다. 시뮬레이션에 의하면 SEC-DED회로는 인접한 두 개의 비트 오류를 정정하지 못하지만 적은 회로 사용면적과 빠른 지연 시간의 장점이 있으며, SEC-DED-DAEC 회로의 경우 Pedro 코드와 Dutta 코드 간에는 면적, 지연 시간의 차이가 없으므로 오류 정정률이 개선된 Pedro 코드를 사용하는 것이 더 효율적임을 알 수 있다.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 1999년도 추계종합학술대회
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• pp.161-166
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• 1999

이동 통신의 세계적 흐름은 디지털화, 고속화 그리고 대용량화의 추세로 나아가고 있다. 또한 한정된 주파수 자원을 효율적으로 이용하기 위하여 대역확산 방식이 그 주를 이루고 있다. 본 연구에서는 고속 주파수도약 방식을 이용하였다. 잡음 등의 여러 가지 문제점을 가지고 있는 PLL(Phase Lock Loop) 대신, PLL의 단점을 최소화할 수 있는 디지털 소자인 직접 디지털 주파수합성기(DDS : Direct Digital Synthesizer)를 사용하여 FFH 시스템 송신부의 주파수합성기를 설계하였다. PLL를 이용하여 고속 주파수 도약시스템을 설계하는 경우, PLL의 settling time의 설정과 요구되는 RF대역폭등의 설계사양을 만족시키기가 어려우며 평형변조기 사용에 의한 회로의 복잡성으로 인한 제약이 따르게 된다. 본 연구에서는 DDS를 이용하여 고속 주파수도약 시스템을 설계하기 위한 성능평가에 대하여 연구하였으며, 오율 개선의 해석과 도약율 1M hps, 5MHz RF 대역폭의 고속 주파수 도약이 가능한 시스템을 설계하고 성능을 평가하였다.

• 한국통신학회논문지
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• 제32권1A호
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• pp.134-141
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• 2007

본 논문은 $0.18{\mu}m$ CMOS 공정으로 설계된 5.2GHz와 2.4GHz 이중 대역 무선 송수신기를 위한 주파수합성기를 제안한다. 2.4GHz 주파수는 스위치드 커패시터와 2분주기를 동작시켜서 발생시키고, 5.2GHz는 전압 제어 발진기의 출력 주파수로부터 직접 발생시키도록 설계하였다. 제안된 주파수합성기의 전체 전력소모는 25mW이며, 전압 제어 발진기의 전력소모는 3.6mW이다. 모의 실험된 주파수 합성기의 위상 잡음은 스위치드 커패시터 회로가 동작할 때, 200kHz 옵셋 주파수에서 -101.36dBc/Hz이고, 락킹 시간은 $4{\mu}s$이다.

• 수산해양기술연구
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• 제31권2호
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• pp.190-198
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• 1995

전원을 단락시킴이 없는 SCR이중 브리지 트리거 방식을 고안하여, 정역전이 가능한 SCR 서보증폭기로 구성하여 본 결과 다음과 같은 결론을 내릴 수 있었다. I. 출력전압의 부호를 변경시킬 때 현재의 전언부호가 반전될 때까지 도통 상태를 유지시키다가, 전원부호가 반전된 이후 적절한 SCR을 도통 시킴으로서 크리거 실패가 없게 되어, 전원을 단락시키지 않게 되고 SCR의 소손을 막을 수 있었다. II. -에서 약 30Hz 부근까지는 60Hz의 전원으로서 원하는 출력을 표현할 수 있었는데, 이는 대형 직류 전동기의 동특성을 충분히 확보할 수 있는 값이다. III. 유도성 부하의 경우라도 이미 도통된 SCR을 통하여 유동성부하L에 저장될 수 있는 에너지의 총량은 전원의 반주기 시간과 전원이 파고치값 한계내이므로, 다음 반주기동안 부호만 반전된 전원 전압과 동일한 반주기의 시간이 존재하므로, 에너지 보존의 법칙에 의해 반드시 다음 반주기 안에 현재도통된 SCR은 소호되게 되므로 트리거실패는 존재하지 않는다.

• Journal of Power Electronics
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• 제17권4호
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• pp.892-904
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• 2017

A design of a Class-E inverter with only one inductor and one capacitor is presented. It is operated at the optimal operation mode for domestic cooker. The design principle is based on the zero-voltage derivative switching (ZVDS) of the Class-E inverter with a parallel load network, which is a parallel resonant equivalent circuit. An induction load characterization is obtained from a large-signal excitation test bench, which is the key to an accurate design of the induction cooker system. Consequently, the proposed scheme provides a more systematic, simple, accurate, and feasible solution than the conventional quasi-resonant inverter analysis based on series load network methodology. The derivative of the switch voltage is zero at the turn-on transition, and its absolute value is relatively small at the turn-off transition. Switching losses and noise are reduced. The parameters of the ZVDS Class-E inverter for the domestic induction cooker must be selected properly, and details of the design of the components of this Class-E inverter need to be addressed. A 1,200 W prototype is designed and evaluated to verify the validation of the proposed topology.