• ETRI Journal
• /
• 제40권6호
• /
• pp.759-773
• /
• 2018

Uncore components such as on-chip memory systems and on-chip interconnects consume a large amount of energy in emerging embedded applications. Few studies have focused on next-generation analytical models for future chip-multiprocessors (CMPs) that simultaneously consider the impacts of the power consumption of core and uncore components. In this paper, we propose a convex-optimization approach to design heterogeneous uncore architectures for embedded CMPs. Our convex approach optimizes the number and placement of memory banks with different technologies on the memory layer. In parallel with hybrid memory architecting, optimizing the number and placement of through silicon vias as a viable solution in building three-dimensional (3D) CMPs is another important target of the proposed approach. Experimental results show that the proposed method outperforms 3D CMP designs with hybrid and traditional memory architectures in terms of both energy delay products (EDPs) and performance parameters. The proposed method improves the EDPs by an average of about 43% compared with SRAM design. In addition, it improves the throughput by about 7% compared with dynamic RAM (DRAM) design.

• 한국정밀공학회:학술대회논문집
• /
• 한국정밀공학회 1993년도 추계학술대회 논문집
• /
• pp.22-27
• /
• 1993

The finite element method is applied to analyze the mechanism of metal cutting. This paper introduces some effects, such constitutive deformation laws of workpiece material, friction of tool-chip contact interfaces, tool rake angles and also simulate the cutting process, chip formation and geometry, tool-chip contact, reaction force of tool, cutting temperature. Under the usual [lane strain assumption, quasi-static analysis were performed with variation of tool-chip interface friction coefficients and rake angles. In this analysis, various cutting speeds and depth of cut are adopted. Some cutting parameters are affected to cutting force, plastic deformation of chip, shear plane angle, chip thickness and tool-chip contact length and reaction forces on tool. Cutting temperature and Thermal behavior. Several aspects of the metal cutting process predicted by the finite element analysis provide information about tool shape design and optimal cutting conditions.

• 한국전자파학회논문지
• /
• 제13권7호
• /
• pp.641-648
• /
• 2002

The study on the chip waveform design to minimize multiple-access interference (MAI) and its performance evaluation are very important since chip waveform decides the signal quality and system capacity of the direct-sequence CDMA wireless communication system. This paper suggests the analytical chip waveform to minimize the MAI. The BER and throughput performances achieved by the proposed analytical optimum chip waveform are compared with those of the conventional chip waveforms in the Nakagami-m distribution frequency selective channel when the differential phase shift keying (DPSK) is employed in DS-CDMA system. From the numerical results, capacity and throughput are improved about 2 times and 1.4 times respectively when it is compared with the Kaiser chip waveform that is considered as one of the best in the conventional ones.

• 한국정밀공학회지
• /
• 제10권4호
• /
• pp.206-215
• /
• 1993

The finite element method is applied to analyze the mechanism of metal cutting, especially micro metal cutting. This paper introduces some effects, such as constitutive deformation laws of workpiece material, friction of tool-chip contact interfaces, tool rake angle and also simulate the cutting process, chip formation and geometry, tool-chip contact, reaction force of tool. Under the usual plane strain assumption, quasi-static analysis were performed with variation of tool-chip interface friction coefficients and tool rake angles. In this analysis, cutting speed, cutting depth set to 8m/sec, 0.02mm, respectively. Some cutting parameters are affected to cutting force, plastic deformation of chip, shear plane angle, chip thickness and tool-chip contact length and reaction forces on tool. Several aspects of the metal cutting process predicted by the finite element analysis provide information about tool shape design and optimal cutting conditions.

• 대한전자공학회:학술대회논문집
• /
• 대한전자공학회 2000년도 하계종합학술대회 논문집(2)
• /
• pp.173-176
• /
• 2000

Silicon semiconductor technology agree that the number of transistors on a chip will keep growing exponentially, and it is pushing technology toward the System-On-Chip. In SoC Design, Specification at system level is key of success. Executable Specification reduce verification time. This Paper describe the design of IMDCT for MPEG Audio Decoder employing system-level design methodology and Executable Specification Methodology in the VHDL simulator with FLI environment.

• 한국정보통신학회논문지
• /
• 제15권3호
• /
• pp.632-638
• /
• 2011

본 논문은 고주파 시스템 온 칩 응용을 위한 온 칩 검사 대응 설계 (Design-for-Testability, DFT) 회로를 제안한다. 이러한 회로는 고주파 회로의 주요 성능 변수들 즉, 입력 임피던스, 전압이득, 잡음지수, 입력 전압 정재비 (VSWRin) 및 출력 신호대 잡음비 (SNRout)를 고가의 장비없이 측정 가능하다. 이러한 고주파 검사 회로는 DFT 칩으로부터 측정된 출력 DC 전압에 실제 고주파 소자의 성능을 제공하는 자체 개발한 이론적인 수학적 표현식을 이용한다. 제안한 DFT 회로는 외부 장비를 이용한 측정 결과와 비교해 볼 때 고주파 회로의 주요 성능 변수들에 대해 5.25GHz의 동작주파수에서 2%이하의 오차를 각각 보였다. DFT 회로는 고주파 소자 생산뿐만 아니라 시스템 검사 과정에서 칩들의 성능을 신속히 측정할 수 있으므로 불필요한 소자 복사를 위해 소요되는 엄청난 경비를 줄일 수 있으리라 기대한다.

• 한국정보통신학회논문지
• /
• 제13권7호
• /
• pp.1475-1482
• /
• 2009

본 논문에서는 최적의 Lab-on-a-Chip을 설계하기 위해 나선형 마이크로 채널에서 등속영동 프로틴 분리를 수행하는 컴퓨터 시뮬레이션을 이차원 유한 요소법을 이용하여 개발하였다. 개발한 이차원 ITP 모델은 다섯 가지 요소로 구성되며 Leader로서 염산을, Terminator로서 카르로산, 두 개의 프로틴 중 프로틴 A는 아세트산, 프로틴 B는 벤조산, 그리고 BE(Background Electrolyte)로서 히스티딘을 사용하였다. 컴퓨터 모델은 다섯 가지 구성 요소들에 대한 질량 보존 방정식과 전위에 대한 전하 보존 방정식, 그리고 pH 계산은 전기적 중성 조건식에 기반하고 있다. 제안된 이차원 공간 ITP 모델의 검증을 위해 제안한 모델의 결과와 Bohuslav Gas 그룹에서 개발한 Simu 5의 결과를 비교하였다. 시뮬레이션 결과 일차원 채널에서 두 모델이 매우 유사한 일치를 보임으로 제안한 모델의 정확성을 검증해 주었다. 이차원 프로틴 분리는 Lab-on-a-Chip 설계를 위한 이차원 곡선 채널에서 수행되어 채널 형상이 프로틴 포커싱분포(dispersions)의 변화를 초래함을 알 수 있었다.

• 한국정보통신학회논문지
• /
• 제11권4호
• /
• pp.696-706
• /
• 2007

다중처리기 SoC(MPSoC) 플랫폼은 SoC 설계 분야에 새로운 여러가지 혁신적인 트랜드를 가지고 있다. 급격히 십억 단위의 트랜지스터 집적이 가능한 시대에 게이트 길이가 $60{\sim}90nm$ 범위를 갖는 서브 마스크로 기술에서 주요문제점들은 확장되지 않는 선 지연, 신호 무결성과 비동기화 통신에서의 오류로 인해 발생한다. 이러한 문제점들은 미래의 SoC을 위한 NOC 구조의 사용에 의해 해결될 수 있다. 대부분의 미래 SoC들은 칩 상에서 통신을 위해 네트워크 구조와 패킷 기반 통신 프로토콜을 사용할 것이다. 이 논문은 NOC 구조를 위한 칩 통신에서 교착상태가 발생되지 않는 것을 보장하기 위해 적극적 turn prohibition을 갖는 적응적 wormhole 라우팅에 대해 기술한다. 또한 5개의 전이중, flit-wide 통신 채널을 갖는 간단한 라우팅 구조를 제시한다. 메시지 지연에 대한 시뮬레이션 결과를 나타내고 같은 연결비율에서 운영되는 다른 기술들의 결과와 비교한다.

• 한국멀티미디어학회논문지
• /
• 제4권1호
• /
• pp.82-90
• /
• 2001

유전자 알고리즘(GA: Genetic Algorithm)은 다양한 영역에서 NP 문제를 해결하는 방법으로 알려져 있다. GA는 긴 연산 시간을 필요하다는 결점 때문에 최근 GA를 하드웨어로 구현하려는 연구가 주목 받아왔다. 본 논문은 GA의 하드웨어 구현을 위한 전용 원칩 컴퓨터를 제안한다. 제안된 전용 원칩 컴퓨터는16 비트 CPU core와 하드웨어 GA로 구성되어 있다. 기존의 하드웨어 GA는 GA의 처리하는데 있어서 메인 컴퓨터에 의존적이었으나 제안된 전용 원칩 컴퓨터는 메인 컴퓨터에 독립적이다. 또한 기존의 하드웨어 GA는 염색체의 길이가 고정되어 있는 데 비해 제안된 전용 원칩 컴퓨터의 염색체의 길이는 가변이며 16 비트 단위로 Pipeline 처리를 한다. 실험 결과는 제안된 원칩 컴퓨터가 랜덤 비트 동기 회로를 위한 진화 하드웨어 설계에 적용할 수 있다는 것을 보여준다.

• 한국전자파학회논문지
• /
• 제13권3호
• /
• pp.301-307
• /
• 2002

본 논문에서는 종래 세라믹 칩 안테나의 단점인 협대역 특성을 개선하기 위해 헬리컬 구조를 갖는 적층형 세라믹 칩 안테나의 인덕턴스가 대역폭 향상에 미치는 영향을 3D 구조 시뮬레이션 결과에 의해 고찰하였다. 적층형 세라믹 칩 안테나를 고주파 구조 시뮬레이터인 HFSS에 의해 설계하였고, LTCC-MLC 공정 기술을 이용하여 유전 특성이 $\varepsilon$$_{r}$=7.8, tan $\delta$=0.0043인 유전체로 구현하였다. 또한, IMT-2000용 단말기에 적용 가능성을 보기 우하여 그 운용 주파수 (1,920~2,170 GHz)대에 설계된 안테나 제작하여, 주파수 응답 특성 및 복사 특성을 측정하였다.