• 한국통신학회논문지
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• 제27권3C호
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• pp.256-262
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• 2002

본 논문에서는 sign estimation technique (3)을 기초로 한 radix-4 모듈라 곱셈 알고리즘을 제안한다. Sign estimation technique은 carry와 sum의 형태로 표현되는 수에서 부호를 알아내는 것이다. 이 방법은 5비트 carry look-ahead adder로 구현이 가능하다. RSA와 같은 암호화 시스템에서는 모듈라 곱셈이 하드웨어의 성능을 좌우한다. 제안한 알고리즘은 modulus가 n 비트인 경우, 모듈라 곱셈 수행시 일반적인 알고리즘의 약 반 클럭 (n/2+3) 사이클만 필요하다. 그래서 매우 큰수의 modulus 사용하는 RSA 암호시스템에서 모듈라 멱승 연산에 매우 효율적이다. 또한 모듈라 곱셈의 하드웨어 성능을 향상하기 위해, CSA (Carry Save Adder)의 맨 마지막 출력에 사용되는 CPA (Carry Propagation Adder) 대신 고속 덧셈기(7)를 사용하였다. 모듈라 멱승 계산이 n 클럭이 소요되는 RL binary 방법을 적용하여 1024 비트 데이터를 RSA 암호화하는데 n(n/2+3) 클럭 사이클만 소요된다.

• 대한전자공학회논문지SD
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• 제39권8호
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• pp.34-41
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• 2002

본 논문에서는 가상 캐리 예측 덧셈기(pseudo carry look-ahead adder)를 사용하여 분할형 워드 기반 RSA의 구현에 관한 방법을 제안하고 검증하였다. 효율적인 모듈라 곱셈기의 설계를 위해 병렬 2단CSA(carry-save adder) 구조를 사용하였으며 마지막 덧셈의 고속 처리를 위하여 캐리 발생과 지연시간이 짧은 가상 캐리 예측 덧셈기를 적용하였다. 제안한 모듈라 곱셈기는 분할형 워드를 기반으로하여 다음 모듈라 연산을 위해 매 클럭마다 쉬프트와 정렬 연산이 필요없기 때문에 하드웨어를 줄일 수 있으며 고속 모듈라 곱셈 연산을 가능하게한다. 제안한 연산 구조를 PCI 인터페이스를 갖는 FPGA로 기능을 검증한 후 0.5㎛ 삼성 gate array 공정을 사용해서 256 워드 모듈라 곱셈기를 기반으로 한 1024-bit RSA 암호프로세서를 단일 칩으로 구현하였다.

• 정보보호학회논문지
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• 제12권2호
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• pp.35-44
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• 2002

본 논문에서는 Radix-$2^k$ 모듈라 곱셈 알고리즘 기반의 고속 RSA 지수승 연산기의 구현 방법을 제시하고 검증하였다. Radix-$2^k$ 모듈라 곱셈 알고리즘을 구현하기 위해 Booth receding 연산 알고리즘을 사용하였으며 최대 radix-16 연산을 위해 2K-byte 메모리와 2개의 전가산기와 3개의 반가산기의 지연을 갖는 CSA(carry-save adder) 어레이를 사용하였다. CSA 어레이 출력인 캐리와 합을 고속으로 가산하기 위해 마지막 덧셈기로써 캐리 발생과 지연시간이 짧은 가상 캐리 예측 덧셈기(pseudo carry look-ahead adder)를 적용하였다. 또한, 주어진 공정에서 동작 주파수와 처리량의 관계를 통해 Radix-$2^k$에서 설계 가능한 radix 값을 제시하였다. Altera FPGA EP2K1500E를 사용하여 기능을 검증한 후 삼성 0.35$\mu\textrm{m}$ 공정을 사용하여 타이밍 시뮬레이션을 하였으며 radix-16 모듈라 곱셈 알고리즘을 사용할 경우 모듈라 곱셈에 (n+4+1)14 의 클럭을 사용하여 1,024-bit RSA를 처리하는데 50MHz에서 5.38ms의 연산 속도를 측정하였다.

• 정보보호학회논문지
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• 제10권3호
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• pp.77-83
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• 2000

This paper presents a new modular multiplier for Montgomery multiplication using iterative small carry save adder. The proposed multiplier is more flexible and suitable for long bit multiplication due to its scalable property according to design area and required computing time. We describe the word-based Montgomery algorithm and design architecture of the multiplier. Our analysis and simulation show that the proposed multiplier provides area/time tradeoffs in limited design area such as IC cards.

• 한국데이타베이스학회:학술대회논문집
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• 한국데이타베이스학회 1995년도 제4회 멀티미디어 산업기술 학술대회 논문집
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• pp.173-176
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• 1995

본 논문에서 다루는 내용은 멀티미디어 정보처리시 이용되는 여러 신호 처리용 하드웨어에서 필요로 하는 벡터 트랜스퍼메이션(Vector Transformation)및 오소그날 트랜스퍼메이션(Orthogonal Transformation)에 유용할 뿐만 아니라 여러 형태의 다양한 연산(elementary function including trigonometric functions)을 하나의 단일화된 알고리즘으로 구현할 수 있게 한 CORDIC(Coordinate Rotation Digit Computer)연산［1］［2］에 관한 연구이다. CORDIC 연산기를 실현함에 있어서 고속 연산을 위해 고속 가산기(fast adder)로서 CSA(Carry Save Adder)를 선택하는데, 본 논문의 연구 초점은 CORDIC연산기를 하드웨어로 실현하기 전에 Bit-Level의 시뮬레이터를 통하여, CSA의 특징상 발생할 수 있는 문제점어 대해 설명하고, 해결 방법［3］을 이용하여 원하는 값에 접근하는가를 확인하여 다양한 Bit의 조작으로 오차의 정도에 따라 유효한 CORDIC연산기를 실현하는데 도움이 되고자 한다.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2009년도 추계학술대회
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• pp.913-916
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• 2009

본 논문에서는 한국형 표준 해쉬 알고리듬인 HAS-160을 구현하는 프로세서를 설계하였다. 각 단계연산에 사용되는 4개의 가산기는 연산성능을 높이기 위해 5:3 및 3:2 캐리보존 가산기(carry-save adder)와 캐리선택가산기(carry-select adder)의 혼합구조를 사용하였다. 설계된 HAS-160 프로세서는 512 비트 메시지로부터 160 비트의 해쉬코드를 생성하는데 82 클록주기가 소요되며, 50 MHz@3.3-V로 동작하는 경우 312 Mbps의 성능을 나타낸다. $0.35-{\mu}m$ CMOS 셀 라이브러리로 합성한 결과 약 17,600개의 게이트로 구현되었다.

• 대한전자공학회논문지SD
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• 제41권7호
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• pp.53-61
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• 2004

본 논문에서는 고속의 곱셈-누적 연산을 수행할 수 있는 새로운 MAC(Multiplier- Accumulator)의 구조를 제안하였다. 부분 곱의 생성을 위해서 1의 보수 기반의 고속 Booth 알고리즘(Modified Booth Algorithm, MBA)를 이용하였고 다수의 부분 곱을 더하기 위해서 CSA(Carry Save Adder)를 이용하였다. 부분 곱을 더하는 과정에서 Booth 인코딩 시 이용한 1의 보수 체계를 2의 보수 체계로 보상하고 이전 합과 캐리를 누적하는 연산을 수행하여 고속의 누적 연산이 가능한 구조를 제안한다. 또한 부분 곱의 덧셈에서 하위 비트들을 2 비트 CLA(Carry Look-ahead Adder)를 이용하여 연산함으로써 최종 덧셈기의 입력 비트수를 줄임으로써 전체적인 임계경로를 감소시켰다. 제안된 MAC을 JPEG2000을 위한 DWT (Discrete Wavelet Transform) 필터링 연산에 적용하여 고속의 디지털 신호처리가 가능함을 보였고 기존의 연구와 비교하여 향상된 성능을 보이는 것을 확인하였다.

• 한국정보처리학회논문지
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• 제3권5호
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• pp.1187-1197
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• 1996

본 연구에서는 연구교육용 CAD 툴을 이용하여 이차원 디지탈필터를 설계 하고 모의 실험을 수행하였다. 이차원필터는 크게 일차원 디지탈필터와 선메모리 (line memory)로 구성되어있다. 일차원 디지탈필터에서의 속도 개선을 위하여 곱셈은 CSD (Canonical Signed Digit) 형태로 주어진 필터계수에 의하여 선이동방식 으로 수행 하며, 덧셈에는 CSA(carry-save adder)와 MA(Manchester adder)를 사용 하였다. 설계된 디지탈필터는, VHDL 모의실험의 경우 30 Mhz까지 동작하였으며, Berkeley CAD 툴에 의한 레이아웃 설계를 수행하여 IRSIM에 의하여 정상적인 동작을 확인하였다.

• 한국통신학회논문지
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• 제30권3C호
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• pp.176-184
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• 2005

본 논문에서는 디지털 컨텐츠 보호를 위해 표준으로 제정된 DTCP(Digital Transmission Contents Protection)용 타원 곡선 암호(ECC) 연산기의 구현에 대해 기술한다. 기존의 시스템이 유한체 GF(2/sup m/)를 사용하는 것과는 달리 DTCP에서는 소수체인 GF(p)에서 타원 곡선을 정의하여 인증 및 키 교환을 위해 ECC 암호 알고리즘을 사용하고 있다. 본 논문에서는 ECC 알고리즘의 핵심 연산인 GF(p) 상에서의 스칼라 곱셈 연산기를 구현하였으며, 이 중 가장 많은 시간과 자원을 필요로 하는 나눗셈 연산을 제거하기 위하여 투영 좌표 변환 방법을 이용하였다. 또한, 효율적인 모듈러 곱셈 연산을 위하여 몽고메리 알고리즘을 이용하였으며, 곱셈기의 처리 속도를 빠르게 하기 위해 CSA(Carry Save Adder)와 4-레벨의 CLA(Carry Lookahead Adder)를 사용하였다. 본 논문에서 설계한 스칼라 곱셈기는 삼성전자 0.18 un CMOS 라이브러리를 이용하여 합성하였을 경우 64,559 게이트의 크기에 최대 98 MHz까지 동작이 가능하며 이 때 데이터 처리속도는 29.6 kbps로 160-blt 프레임당 5.4 ms 걸린다. 본 성능은 실시간 환경에서 DTCP를 위한 디지털 서명, 암호화 및 복호화, 그리고 키 교환 등에 효율적으로 적용될 수 있다.

• 융합신호처리학회논문지
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• 제6권4호
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• pp.206-211
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• 2005

본 논문에서는 블루투스 기저대역에 적용하기 위한 상관기와 액세스 코드 생성모듈의 설계에 대해 다룬다. 상관기와 액세스 코드 생성 모듈은 블루투스 유닛 사이의 연결설정과 패킷판별, 클록 동기화를 수행한다. 상관기 모듈은 1Mb/s 전송속도를 가지는 입력신호에 대해 슬라이딩 윈도우 상관을 취하여 유용한 패킷판별과 클록 동기화를 행하며, 그 구성은 Wallace tree 구조의 CSA(Carry Save Adder)와 임계 값 판별기로 구성된다. 액세스 코드 생성모듈은 블루투스 표준안에서 제시한 4단계의 생성과정에 따라 설계하였으며 BCH(Bose-Chadhuri-Hocquenghem)순회 부호기(cyclic code)와 제어장치로 구성된다. 의사 랜덤 시퀀스는 동기화 문제를 해결하기 위해 임의의 저장장치에 저장된 형태로 사용하였다. 본 논문에서 제시한 상관기와 액세스 코드 생성모듈은 하드웨어 묘사언어인 VHDL로 설계되었으며 시뮬레이션 및 테스트를 위해 Xilinx FPGA를 사용하여 검증하였다. 설계된 회로의 합성결과는 치대 4.689ns의 임계지연과 최대 7-bit까지의 상관허용 오차를 보여준다.