• 한국전기전자재료학회:학술대회논문집
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• 한국전기전자재료학회 2009년도 하계학술대회 논문집
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• pp.59-59
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• 2009

현재 CMP분야는 광역 평탄화 반도체 소자의 집적화 및 소형화가 진행됨에 따라서 CMP 공정의 중요성은 날로 성장하고 있다. 하지만 이러한 CMP공정은 불가피하게도 scratch, pit, CMP residue와 같은 defect들을 발생시키고 있으며, 점점 선폭이 작아짐에 따라, 이러한 defect들이 반도체 수율에 미치는 영향은 심각해지고 있다. Defect들 중에 특히 scratch는 반도체에 치명적인 circuit failure를 일으키게 된다. 또한 반도체 내구성과 신뢰성을 감소시키게 되고, 누전전류를 증가시키는 등 바람직하지 못한 현상들이 생기게 된다. 본 연구에서는 scratch 와 같은 deflect들을 효율적으로 검출, 분석하고, scratch를 감소시키는데 그 목적이 있다. 본 실험을 위해 8" TEOS wafer와 commercial oxide slurry 및 friction polisher (Poli-500, G&P tech., Korea)를 사용하여 CMP 공정을 진행하였으며, CMP 공정조건은 각각 80rpm/80rpm/1psi(Platen speed/Head speed/Pressure)에서 1분 동안 연마를 한 후 scratch 발생 경향을 살펴보았다. CMP 후 wafer위에 오염되어 있는 slurry residue들을 제거하기 위해 SC-1, HF 세정을 이용하여 최적화된 post-CMP 공정기술을 제안하였다. Scratch 검출 및 분석을 위해 wafer surface analyzer (Surfscan 6200, Tencor, USA)와 optical microscope (LV100D, Nicon, Japan)를 사용하였다. CMP 공정 변수들에 따른 scratch 발생정도를 비교하였으며, scratch 발생 요인들에 따른 scratch 형태 및 발생정도를 살펴보았다. 최적화된 post-CMP 세정 조건은 메가소닉과 함께 SC-1 세정을 실시하여 slurry residue들을 제거한 후, HF 세정을 실시하여 잔여 오염물들을 제거하고 검출이 용이하도록 scratch를 확장시킬 수 있도록 제안하였으며, 100%의 particle removal efficiency (PRE)를 얻을 수 있었다. 실제 CMP 공정후 post-CMP 세정 단계별 scratch 개수를 측정한 결과, SC-1 세정 후 약 220개의 scratch가 검출되었으며, 검출되지 않았던 scratch가 HF 세정 후 확장되어 드러남에 따라 약 500개의 scratch 가 검출되었다.

• 한국전기전자재료학회:학술대회논문집
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• 한국전기전자재료학회 2007년도 하계학술대회 논문집 Vol.8
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• pp.557-557
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• 2007

최근 Ruthenium (Ru)은 높은 화학적 안정성, 누설전류에 대한 높은 저항성, 저유전체와의 높은 안정성 등과 같은 특성으로 인해 캐패시터의 하부전극으로 각광받고 있다. 이렇게 형성된 Ru 하부전극은 각 캐패시터간의 분리와 평탄화를 위해 CMP 공정이 도입되게 되었다. 이러한 CMP 공정후에는 화학적 또는 물리적 상호작용에 의해 웨이퍼 표면에 오염물이 발생할 수 있다. CMP 공정중에 공급되는 슬러리에는 부식액, pH 적정제, 연마입자등이 첨가되는데 이때 사용된 연마입자는 CMP 공정후 입자오염을 유발할 수 있다. 그러므로, CMP 공정후에는 이러한 오염으로 인해 cleaning 공정이 반드시 필요하게 되었다. 하지만, Post Ru CMP cleaning에 대한 연구는 아직 미비한 상태이다. 그리하여 본 연구에서는 post Ru CMP cleaning에 대한 연구와 cleaning solution 그리고 첨가제에 따른 영향을 살펴보았다.

• 마이크로전자및패키징학회지
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• 제9권4호
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• pp.17-23
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• 2002

최근 반도체 소자의 고속화 및 고집적화에 따라 배선 패턴이 미세화 되고 다층의 금속 배선 공정이 요구됨에 따라 단차를 줄이고 표면을 광역 평탄화 시킬 수 있는 STI-CMP 공정이 도입되었다. 그러나, STI-CMP 공정이 다소 복잡해짐에 따라 질화막 잔존물, 찢겨진 산화막 결함들과 같은 여러 가지 공정상의 문제점들이 심각하게 증가하고 있다. 본 논문에서는 이상과 같은 CMP 공정 결함들을 줄이고, STI-CMP 공정의 최적 조건을 확보하기 위해 트렌치 깊이와 STI-fill 산화막 두께가 리버스 모트 식각 공정 후, 트랜치 위의 예리한 산화막의 취약함과 STI-CMP공정 후의 질화막 잔존물 등과 같은 결함들에 미치는 영향에 대해 연구하였다. 실험결과, CMP 공정에서 STI-fill의 두께가 얇을수록, 트랜치 깊이가 깊을수록 찢겨진 산화막의 발생이 증가하였다. 트랜치 깊이가 낮고 CMP 두께가 높으면 질화막 잔존물이 늘어나는 반면, 트랜치 깊이가 깊어 과도한 연마가 진행되면 활성영역의 실리콘 손상을 받음을 알 수 있었다

• 한국재료학회:학술대회논문집
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• 한국재료학회 2011년도 추계학술발표대회
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• pp.23-23
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• 2011

Chemical-Mechanical Planarization (CMP) 공정이란 화학적 반응 및 기계적인 힘이 복합적으로 작용하여 표면을 평탄화하는 공정이다. 이러한 CMP 공정은 반도체 산업에서 회로의 고집적화와 다층구조를 형성하기 위하여 도입되었으며 반도체 제조를 위한 필수공정으로 그 중요성이 강조되고 있다. 특히 최근에는 Inter-Level Dielectric (ILD)의 형성과 Shallow Trench Isolation (STI) 공정에서실리콘 산화막을 평탄화하기 위한 CMP 공정에 대해 연구가 활발히 이루어지고 있다. 그러나 CMP 공정 후 scratch, pitting corrosion, contamination 등의 Defect가 발생하는 문제점이 존재한다. 이 중에서도 scratch는 기계적, 열적 스트레스에 의해 생성된 패드의 잔해, 슬러리의 잔유물, 응집된 입자 등에 의해 표면에 형성된다. 반도체 공정에서는 다양한 종류의 실리콘 산화막이 사용되고 gks이러한 실리콘 산화막들은 종류에 따라 경도가 다르다. 따라서 실리콘 산화막의 경도에 따른 CMP 공정 및 이로 인한 Scratch 발생에 관한 연구가 필요하다고 할 수 있다. 본 연구에서는 scratch 형성의 거동을 알아보기 위하여 boronphoshposilicate glass (BPSG), plasma enhanced chemical vapor deposition (PECVD) tetraethylorthosilicate (TEOS), high density plasma (HDP) oxide의 3가지 실리콘 산화막의 기계적 성질 및 이에 따른 CMP 공정에 대한 평가를 실시하였다. CMP 공정 후 효율적인 scratch 평가를 위해 브러시를 이용하여 1차 세정을 실시하였으며 습식세정방법(SC-1, DHF)으로 마무리 하였다. Scratch 개수는 Particle counter (Surfscan6200, KLA Tencor, USA)로 측정하였고, 광학현미경을 이용하여 형태를 관찰하였다. Scratch 평가를 위한 CMP 공정은 실험에 사용된 3가지 종류의 실리콘 산화막들의 경도가 서로 다르기 때문에 동등한 실험조건 설정을 위해 동일한 연마량이 관찰되는 조건에서 실시하였다. 실험결과 scratch 종류는 그 형태에 따라 chatter/line/rolling type의 3가지로 분류되었다 BPSG가 다른 종류의 실리콘 산화막에 비해 많은 수에 scratch가 관찰되었으며 line type이 많은 비율을 차지한다는 것을 확인하였다. 또한 CMP 공정에서 압력이 증가함에 따라 chatter type scratch의 길이는 짧아지고 폭이 넓어지는 것을 확인하였다. 본 연구를 통해 실리콘 산화막의 경도에 따른 scratch 형성 원리를 파악하였다.

• 한국전기전자재료학회:학술대회논문집
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• 한국전기전자재료학회 2006년도 추계학술대회 논문집 Vol.19
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• pp.137-137
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• 2006

본 연구에서는 FeRAM 적용을 위한 BLT 캐패시터 제조시 CMP 공정압력 변화에 따른 Leakage Current의 특성에 대해서 연구하였다. 6-inch Pt/Ti/Si 웨이퍼를 사용하였으며, 기판 위에 졸-겔(Sol-Gel)법으로 모든 BLT를 스핀코팅을 이용하여 증착시켰다. 증착된 BLT는 $200^{\circ}C$에서 기본 열처리 후 다시 $700^{\circ}C$에서 후속 열처리 하였다. 이러한 과정을 두번 반복하였며, FeRAM 적용을 위한 BLT 캐패시터 제조시 CMP 공정 중 압력 변화를 달리하여 BLT 캐패시터를 제조한 후 Leakage Current를 측정하였다. 결과적으로 CMP 공정 시 압력의 증가에 따라 Leakage Current값이 증가하였다. CMP 공정시 압력과 박막 표면의 스크레치로 증가로 인해 Leakage Current의 증가하였다고 판단된다.

• 한국전기전자재료학회:학술대회논문집
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• 한국전기전자재료학회 2006년도 추계학술대회 논문집 Vol.19
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• pp.139-140
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• 2006

PZT박막은 비휘발성 재료로 유전율이 높고 항전력이 작으면서 잔류 분극랑이 크기 때문에 적합한 특성을 가지고 FeRAM에 매력적인 물질이다. CMP(chemical mechanical polishing)는 기존의 회생막의 전면 식각 공정과는 달리 특정 부위의 제거 속도를 조절함으로써 평탄화 하는 기술로 wafer 전면을 회전하는 탄성 패드 사이에 액상의 Slurry를 투입하여 연마하는 기술이다. 본 논문에서는 CMP 공정으로 제조한 PZT박막 캐패시터에서 CMP 후처리공정(세척)의 유무 및 종류에 따라 피로특성에 대하여 연구하였다, PZT 박막의 캐패시터의 피로 특성을 연구한 결과 CMP 후처리공정 SC-l용액을 사용하여 세정공정을 하였을때 가장 향상된 PZT 캐패시터의 피로특성이 나타났다.

• 대한화학회지
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• 제47권6호
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• pp.608-613
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• 2003

Post-Oxide CMP(Chemical-Mechanical Polishing) 결과 실리콘 웨이퍼를 오염 시키고 있는 슬러리 입자의 세정 가능성을 조사하기 위하여DHF(Diluted HF)에 비이온성 계면 활성제인 PAAE(Polyoxyethylene Alkyl Aryl Ether), 비양성자성 용제인 DMSO(Dimethylsulfoxide) 와 초순수의 혼합물인 새로운 세정액을 제조하였다. 세정력을 평가하기 위해서 세정제 내에서 각각 다른 제타 포텐셜을 갖는 실리카($SiO_2$), 알루미나($Al_2O_3$)와 PSL(polystylene latex) 입자를 실리콘 웨이퍼 표면의 산화막에 인위적으로 오염시킨 후 실험에 이용하였다. 초음파하에서 세정액의 성능 평가 결과 본 세정기술은 효과적인 입자의 세정능력과 금속이온에 대한 세정 능력을 나타내고 있음을 확인하였다. 즉 기존의 APM($NH_4OH,\;H_2O_2$와 D.I.W의 혼합물)과 달리 상온에서 세정이 가능하고 세정과정이 단축 되었으며, 낮은 농도의 HF를 사용함으로써 최소의 에칭에 의하여 표면 거칠기를 감소시킬 수 있음을 보여주고 있다. 또한 주요 CMP 금속 배선 물질들에 대한 낮은 부식력으로 기존의 CMP 후 세정공정에 뿐만 아니라 차세대CMP 공정으로 각광 받고 있는 Copper CMP 에 대한 Brush 세정 공정의 보조 세정제로 본 세정제가 적용될 가능성이 있음을 확인하였다.

• 마이크로전자및패키징학회지
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• 제20권4호
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• pp.81-85
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• 2013

웨이퍼 적층 기술은 반도체 전 후 공정을 이용한 효과적인 방법으로 향후 3D 적층 시스템의 주도적인 발전방향이라고 할 수 있다. 웨이퍼 레벨 3D 적층 시스템을 제조하기 위해서는 TSV (Through Si Via), 웨이퍼 본딩, 그리고 웨이퍼 thinning의 단위공정 개발 및 웨이퍼 warpage, 열적 기계적 신뢰성, 전력전달, 등 시스템적인 요소에 대한 연구개발이 동시에 진행되어야 한다. 본 연구에서는 웨이퍼 본딩에 가장 중요한 역할을 하는 Cu CMP (chemical mechanical polishing) 공정에 대한 특성 분석을 진행하였다. 8인치 Si 웨이퍼에 다마신 공정으로 Cu 범프 웨이퍼를 제작하였고, Cu CMP 공정과 oxide CMP 공정을 이용하여 본딩 층 평탄화에 미치는 영향을 살펴보았다. CMP 공정 후 Cu dishing은 약 $180{\AA}$이었고, 웨이퍼 표면부터 Cu 범프 표면까지의 최종 높이는 약 $2000{\AA}$이었다.

• 한국전기전자재료학회:학술대회논문집
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• 한국전기전자재료학회 2004년도 하계학술대회 논문집 Vol.5 No.1
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• pp.235-238
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• 2004

본 연구는 반도체소자 제조공정에 적용되는 CMP공정 중 LPP(Landing Plug Poly) Contact간의 소자 분리를 위해 진행되는 LPP CMP의 후 세정 과정에서 유발되는 방사형 Defect 제거에 관한 내용이다. 방사형 Defect은 LPP CMP 후에 노출되는 BPSG, Poly, Nitride Film과 연마재로 사용되는SiO2 입자, 후 세정과정에서 적용되는 SC-1, DHF, $NH_4OH$ Chemical과 Brush와의 상호작용에 의해 발생되며, Cleaning시의 산성 분위기 하에서 각 물질간의 pH와 Zeta Potential의 차이에서 기인한다. 이 Defect을 제거하기 위해 LPP CMP후에 Film 표면에 노출되는 각 물질의 표면 특성과 CMP 후 오염입자의 흡착과 재 흡착에 영향을 미치는 Electrostatic force와 Van der Waals force, PVA Brush에 의한 Mechanical force의 상호작용을 고려하여 최적 후 세정 조건을 제시 하였다.

• 한국전기전자재료학회:학술대회논문집
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• 한국전기전자재료학회 2004년도 하계학술대회 논문집 Vol.5 No.1
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• pp.252-255
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• 2004

반도체는 high integrated, high speed, low power를 위하여 design 뿐만 아니라 재료 측면에서도 많은 변화를 가져오고 있으며, RC delay time을 줄이기 위하여 Al 배선보다 비저항이 낮은 Cu와 low-k material 적용이 그 대표적인 예이다. 그러나, Cu 배선의 경우 dry etching이 어려우므로, 기존의 공정으로는 그 한계를 가지므로 damascene 또는 dual damascene 공정이 소개, 적용되고 있다. Damascene 공정은 절연막에 photo와 RIE 공정을 이용하여 trench를 형성시킨 후 electrochemical plating 공정을 이용하여 trench에 Cu를 filling 시킨다. 이후 CMP 공정을 이용하여 절연막 위의 Cu와 barrier material을 제거함으로서 Cu 배선을 형성하게 된다. Dual damascene 공정은 trench와 via를 동시에 형성시키는 기술로 현재 대부분의 Cu 배선 공정에 적용되고 있다. Cu CMP는 기존의 metal CMP와 마찬가지로 oxidizer를 이용한 Cu film의 화학반응과 연마 입자의 기계가공이 기본 메커니즘이다. Cu CMP에서 backside pressure 영향이 uniformity에 미치는 영향을 살펴보았으며, electrochemical plating 공정에서 발생하는 hump가 CMP 결과에 미치는 영향과 dishing 결과를 통하여 그 영향을 평가하였다.