• 전기전자학회논문지
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• 제18권2호
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• pp.228-233
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• 2014

In this paper, we propose a CMOS-memristor hybrid circuit that can perform 4-bit multiplication for future energy-efficient computing in nano-scale digital systems. The proposed CMOS-memristor hybrid circuit is based on the parallel architecture with AND and OR planes. This parallel architecture can be very useful in improving the power-delay product of the proposed circuit compared to the conventional CMOS array multiplier. Particularly, from the SPECTRE simulation of the proposed hybrid circuit with 0.13-mm CMOS devices and memristors, this proposed multiplier is estimated to have better power-delay product by 48% compared to the conventional CMOS array multiplier. In addition to this improvement in energy efficiency, this 4-bit multiplier circuit can occupy smaller area than the conventional array multiplier, because each cross-point memristor can be made only as small as $4F^2$.

• 전자공학회논문지
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• 제50권4호
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• pp.65-72
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• 2013

본 논문에서는 멤리스터 기반의 논리 게이트와 멤리스터-CMOS 기반의 프리미티브 IP 설계 방법을 제안하였다. 회로 설계를 위한 멤리스터 모델을 제시하고 멤리스터의 AND 및 OR 연결을 기본으로 멤리스터-CMOS 회로설계를 위한 프리미티브 IP설계 방법을 제안하였고, $0.18{\mu}m$ CMOS 공정과 멤리스터 SPICE 모델을 이용한 시뮬레이션을 통해 검증되었다. 회로는 멤리스터와 CMOS 결합을 하여 레이아웃 설계를 하고 네트리스트를 추출하였다. 디지털 프리미티브 IP들에 대해 기존의 CMOS와 면적비교를 수행하였으며, 멤리스터-CMOS 전가산기는 CMOS 전가산기에 비하여 47.6 %의 면적이 감소되었다.