This paper presents a PCI (Peripheral Component Interconnect) controller embedded in a multimedia processor, called FLOVA (FLOating point VLIW Architecture), targeting for 3D graphics applications. Fast I/O interfaces are essential for multimedia processors which usually handle large amount of multimedia data. Therefore, in FLOVA, PCI bus is adopted for I/O interface due to fast burst transaction. However, there are several problems in implementation and verification to use burst transaction of PCI. It is difficult to handle data transaction between two units which have two different operating frequency. FLOVA has more higher operating frequency about 100MHz than that of PCI local bus and it makes lower utilization of FLOVA bus. Also, traditional simulation is not sufficient for verification of PCI functionality. In this paper, we propose buffering schemes to implement the PCI controller with wide bandwidth and high bus utilization. Also, this paper shows how to verify the PCI controller using real PCI bus environments before its fabrication.
Token bus protocols have been sidely accepted for Medium Access Control (MAC) in real-time networks such as those used in factory automation, distributed process control, nuclear power plant, aircraft and spacecraft. Token bus protocols provide timer-controlled priority mechanism, which offers multiple level of privilege of medium access to different type of traffic. This paper presents and approximate analytical model for the evaluation of variance of waiting time in the time-controlled proiority scheme of token bus protocols. Token bus system is assumed to be operated with singe-service discipline which is the practical case of real-time networks such as those used in distributed process control and factory automations. The approximate analytical model is validated by comparison with the simulation resuls.
JSTS:Journal of Semiconductor Technology and Science
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제9권2호
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pp.75-79
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2009
A system-on-a-chip communication architecture has a significant impact on the performance and power consumption of modern multi-processors system-on-chips (MPSoCs). However, customization of such architecture for a specific application requires the exploration of a large design space. Thus, system designers need tools to rapidly explore and evaluate communication architectures. In this paper we present the method for application-specific low-power bus architecture synthesis at system-level. Our paper has two contributions. First, we build a bus power model of AMBA AXI bus communication architecture. Second, we incorporate this power model into a low-power architecture exploration algorithm that enables system designers to rapidly explore the target bus architecture. The proposed exploration algorithm reduces power consumption by 20.1% compared to a maximally connected reduced matrix, and the area is also reduced by 20.2% compared to the maximally connected reduced matrix.
Bus station is a public space which many people use and various activities are occurred in urban life. Main activities are waiting for departure or passengers with the feelings of joys and sorrows. Also sound information including announcing message of arrival and departure are to be considered carefully. Considering these roles of bus station, creating acoustic amenity is a prerequisite to the spaces. In this study, the spaces of bus station were classified into 4 spaces such as approaching path, waiting palace, departure and arrival platform. Observation survey was conducted to extract various activities in the view point of sound in each space. And subjective response was analyzed before and after introducing prepared sounds.
The AMBA(Advanced Microcontroller Bus Architecture) system is one of the most important elements having an influence upon system performance in ARM-based SoC environments. The system guarantees easy connection and good performance as a 32-bit bus system for ARM processors. In this paper, we analyze arbitration algorithms for the AHB bus of the AMBA system and propose an efficient algorithm to improve the performance of the bus system.
Digital all-optical parallel computing is an important research direction and spans conventional devices and convergent nano-optics deployments. Optical bus-based interconnects provide interesting aspects such as relative information communication speed-up or slow-down between optical signals. This aspect is harnessed in the newly proposed All-Optical Linear Array with a Reconfigurable Pipelined Bus System (OLARPBS) model. However, the physical realization of such communication interconnects needs to be considered. This paper considers spatial layouts of processing elements along with the optical bus light paths that are necessary to realize the corresponding interconnection requirements. A metric in terms of the degree of required physical constraint is developed to characterize the variety of possible solutions. Simple algorithms that determine spatial layouts are given. It is shown that certain communication interconnection structures have associated intrinsic topologies.
Byteflight is developed based on RS-485 communication (an international standard), and it can be used as a data bus during the operation of an integrated avionics system in the latest aircraft. Therefore, the integrated avionics system can perform an effective and safe flight mission only when the accurate and seamless display of flight information, communication, and accurate functions of navigation are implemented. In this study, cause analysis and failure investigation were performed on screen abnormalities and communication interruptions due to signal interference in the Byteflight data bus of the integrated avionics system during aircraft operation. To improve signal interference between avionics units, the branch point and wiring path of the Byteflight data bus were changed, and the verification result of the improved method was also described.
본 논문에서는 새로운 On-Chip 버스로 다중처리 기반의 GALDS 버스 구조를 제안하였고 성능을 검증하였다. 제안된 GALDS 버스 구조는 멀티 마스터 멀티 슬레이브의 다중 처리를 지원하는 세그먼트(segment) 기반의 고성능의 양방향 다중처리 버스 구조(bi-direction multitasking bus architecture)이다. 또한, 시스템의 태스크(task) 분석에 의해서, 버스는 버스 동작 주파수의 배수 값을 갖는 주파수 사이에서 각각의 IP에 최적화된 동작 주파수를 선택하기 때문에 전체 전력 소모를 줄일 수 있다. 서로 다른 동작 주파수를 입력받은 IP들 간의 효율적인 데이터 통신을 위하여, 본 구조에서는 비동기 양방향 FIFO를 기반으로 하는 비동기 Wrapper 설계하였다. 또한, 버스 세그먼트의 추가만으로 시스템의 쉬운 확장이 가능하기 때문에, 제안된 구조는 IP 재사용 및 구조적 변경이 용이한 장점을 갖는다. 제안된 버스의 검증을 위해 4-마스터/4-슬레이브를 가지는 4-세그먼트의 버스와 비동기 Wrapper를 Verilog HDL을 이용하여 구현하였다. 버스의 다중처리동작 검증은 버스와 IP의 동작 주파수 비가 1:1, 1:2, 1:4, 1:8인 경우를 기준으로 시뮬레이션을 통해 마스터 IP에서 슬레이브 IP 사이의 데이터 읽기 및 쓰기 전송 동작을 확인하였다. 데이터 전송은 Advanced Microcontroller Bus Architecture(AMBA)과 호환 가능한 16 Burst Increment 모드로 하였다. 제한된 GALDS 버스의 최대 동작 지연시간은 쓰기 동작 시 22 클럭, 읽기 동작 시 44 클럭으로 확인되었다.
본 연구의 목적은 국민 생활에 큰 영향을 미치고 있는 버스정보시스템(Bus Information System: BIS) 분야의 연구동향을 분석하고, 향후 연구방향을 제시하는 것이다. 이것은 학술적으로나 실무적으로 매우 의미있고 중요한 작업이라고 판단된다. 이를 위해서 본 연구에서는 (1) BIS의 기본 개념을 정리하고, (2) 이 분야의 문헌을 분석하여 향후 연구방향을 제시할 수 있는 연구 프레임워크를 수립하고, (3) 이를 바탕으로 연구동향을 분석하고 향후 연구방향을 제시한다. '구글 학술검색'을 통해서 식별된 22개의 해외 문헌과 46개의 국내 문헌을 분석한 주요한 결과를 정리하면 다음과 같다. (1) 지금까지 많이 수행된 비실증 연구를 기반으로 보다 심도있는 실증 연구의 수행이 필요하다. (2) BIS의 품질 등 BIS 관련 구성개념들을 측정하는 공통적인 지표를 수립하는 연구가 필요하다. (3) 지금까지의 연구에서 간과하고 있는 BIS의 이해관계자(예: 버스 운전자, 행정기관 등)에 미치는 효과 및 영향을 분석하는 연구가 필요하다.
각종 교통정보에 대한 요구수준이 높아지고 있으며 그 중에서도 도시 교통관리나 이용자 측면에서 통행시간 정보는 매우 유용한 것이다. 정확성 높은 통행시간의 추정을 위해서는 신뢰성 높은 교통데이터의 수집이 필수적으로 요구된다. 버스정보시스템(BIS)은 도시 주요도로를 운행하는 시내버스를 대상으로 통행시간 정보를 실시간으로 수집 관리하고 있어 경로통행시간 추정에 매우 유용한 데이터라 할 수 있다. 그러나 기존 BIS수집데이터는 시내버스의 운행과 관련된 정보를 생성하고 안내하는 기능에만 제한적으로 사용되고 있고 다양한 분야에 활용되지 못하고 있는 실정이다. 따라서 본 연구에서는 BIS를 통해 실시간으로 수집되고 있는 데이터를 이용하여 경로통행시간을 추정하기 위한 연구를 수행하였다. 시내버스의 총 통행시간에서 버스정류장서비스시간을 제외한 통행시간을 설명변수로 경로통행시간 추정모형을 구축한 결과 결정계수($R^2$)가 모두 0.950이상이었으며 T-test를 통한 검정결과 통계적으로 유의한 것으로 분석되었다. 따라서 각 가로별로 BIS를 통해 수집되고 있는 시내버스의 통행시간데이터를 설명변수로 이용하면 실시간 경로통행시간 추정이 가능할 것으로 판단된다.
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[게시일 2004년 10월 1일]
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