• 한국도서관정보학회지
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• 제39권4호
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• pp.261-281
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• 2008

이 연구에서는 부산 울산 경남지역의 대학도서관 전자정보자원 검색시스템과 전자정보자원 제공처의 검색시스템을 분석하였다. 도서관 검색시스템의 접근점과 검색조건들(검색어의 조합방식, 검색어 일치방식, 검색의 상세수준)은 서로 다르고 통일성이 없었다. 제공처 검색시스템의 접근점은 그 종류가 불필요할 정도로 많고 서로 달랐으나 검색조건들은 비교적 정밀하였다. 이러한 결과를 토대로 전자정보자원 검색시스템의 개선을 위한 제언을 하였다.

• 대한전기학회:학술대회논문집
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• 대한전기학회 1987년도 전기.전자공학 학술대회 논문집(II)
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• pp.1556-1559
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• 1987

In this paper, a new state assignment method is proposed for the implementation of the area-effective control part. Introducing the, concept of adjacency matrix to control table generated by SDL(Symbolic Description Language) hardware compiler, a state assignment method is proposed with which minimal number of flip flops and effective number of product terms can be obtained to accomplish the area-effective implementation. Also, with substituting the assigned code to state transition table, boolean equations are obtained through 2-level logic minimization. Proposed algorithm is programmed in C-language on VAX-750/UNIX and b efficiency is shown by the practical example.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2003년도 하계종합학술대회 논문집 II
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• pp.1165-1168
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• 2003

In this paper, a CLB-based CPLD low-power technology mapping algorithm is proposed. To perform low power technology mapping for CPLD, a given Boolean network have to be represented to DAG. The proposed algorithm are consist of three step. In the first step, TD(Transition Density) calculation have to be performed. In the second step, the feasible clusters are generated by considering the following conditions: the number of output, the number of input and the number of OR-terms for CLB(Common Logic Block) within a CPLD. The common node cluster merging method, the node separation method, and the node duplication method are used to produce the feasible clusters. In the final step, low power technology mapping based on the CLBs is packing the feasible clusters into the several proper CLBs. Therefore the proposed algorithm is proved an efficient algorithm for a low power CPLD technology mapping.

• 전자공학회논문지A
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• 제28A권10호
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• pp.847-854
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• 1991

This paper presents a new output phase assignment algorithm which determines the phases of all the nodes in a given boolean network. An estimation function is defined, which is represented by the relation between the literals in the given function expression. A weight function, WT (fi, fj) is defined, which is represented by approximate amount of common subexpression between function fi and fj. Common Subexpression Graph(CSG) is generated for phase selection by the weight function between all given functions. We propose a heuristic algorithm finding subgraph of which sum of weights has maximum by assigning phases into the given functions. The experiments with MCNC benchmarks show the efficiency of the proposed method.

• 정보관리연구
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• 제27권1호
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• pp.40-65
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• 1996

본고에서는 VOCED 데이터베이스의 정보검색기법을 살펴보았다. VOCED 데이터베이스를 직업 교육 및 훈련, 그러고 성인교육분야와 관련된 국제적인 정보를 수록하고 있다. VOCED는 CDS/ISIS 소프트웨어를 통해 구축되었으며, 레코드는 APSDEP 시소러스를 사용하여 색인되었다. VOCED 데이터베이스의 정보검색시에는 여러가지 검색기법들을 사용할 수 있다. 다수용어, 구문, 불리안 논리, 용어절단, 제한탐색 및 인접탐색기법 등을 통해 원하는 정보에 신속히 접근할 수 있다.

• 대한전기학회:학술대회논문집
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• 대한전기학회 1987년도 정기총회 및 창립40주년기념 학술대회 학회본부
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• pp.90-94
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• 1987

A structured user-friendly procedures which enable users to program in GRAFCET form directly from sequence specifications have been developed. Using these procedures, we can program the programmable logic controller (PLC) in sequential control and realize programming, debugging, and real-time monitoring. GRAFCET has many advantages like parallelism expression, so we can expect higher productivity and easier maintenance than boolean language or relay-ladder diagram specification when adapts them to PLC.

• 전자공학회논문지A
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• 제30A권11호
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• pp.132-139
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• 1993

This paper presents a new performance-driven multi-levelizer which transforms a two-level description into a boolean network of the multilevel structure satisfied with user's costraints, such as chip area, the number of wires and literals, maximum delay, function level, fanin, fanout, etc.. The performance of circuits is estimated by reference to the informations in cell library through the cell mapping phase, and multi-levelization of circuits is constructed by the decomposition using the kernel and factoring concepts. Here, the saving cost of a common subexpression is defined to the sum of area and delay saved, when it is substituted. The experiments with MCNC benchmarks show the efficiency of the proposed method.

• 한국문헌정보학회지
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• 제21권
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• pp.225-248
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• 1991

The paper suggests newly conceptualized information retrieval system on the notion of citation analysis. The paper also criticizes the traditional information retrieval techniques using Boolean logic. The underlying assumption of this paper is that any pair of papers cited by one paper could be strongly related each other in meaning (Co-citation Analysis). And also any two papers to share same references could be similar each other (Bibliographic Coupling), By using graph algorithm, the networks of two kinds of the papers (the citing group, the cited group) is made in the fields of the genetics and the information and library science. The results say that the maps or networks for cited and citing groups can be useful when applied to the paper set made by the broad searching by subjects or keywords.

• 한국통신학회논문지
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• 제28권11A호
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• pp.936-944
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• 2003

본 논문에서는 FPGA (Field Programmable Gate Array)에 사용될 수 있는 AND/XOR기반의 기술적인 매핑 기법이 제안되었다. FPGA에서는 프로그램 블록들의 숫자가 정해져 있기 때문에 적절한 수의 입력을 가진 블록으로 회로를 나눌 수 있으면 효과적인 구현이 가능하다. Davio Expansion에 기반한 제안된 기법은 Davio Expansion 자체가 AND/XOR의 성질을 가지고 있기 때문에 XOR를 많이 포함하고 있는 에러 검출/수정, 데이터 암호/해독, 산술 회로 등을 구현하기 매우 용이하다. 본 논문에서는 제안된 기법을 이용할 때 구현되는 면적뿐만 아니라 속도도 현저히 저하될 수 있음을 MCNC 벤치마크를 이용하여 증명하였다. 면적이 줄어듦을 보이기 위하여 CLB (Configurable Logic Block) 숫자와 총 게이트 숫자가 이용되었다. CLB 숫자는 67.6 % (속도로 최적화 된 결과)와 57.7 % (면적으로 최적화 된 결과) 만큼 감소되었고 총 게이트 숫자는 65.5 %만금 감소되었다. 속도관련 결과를 확인하기 위해 사용된 최대 Path Delay는 현재 사용되고 있는 방법들에 비해 56.7 %만큼 감소되었고 최대 Net Delay는 80.5% 만큼 감소되었다.

• 컴퓨터교육학회논문지
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• 제20권4호
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• pp.77-84
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• 2017

논리회로 심화학습에 사용할 수 있는 논리식 간략화 도구로 활용하고 더 나아가 반도체 부품 최적화를 위한 설계자동화 도구로 활용할 수 있는 도구를 제안한 것이다. 본 논문에서 제시하는 논리식 간략화 방법은 여러 논리식에 존재하는 공통부분을 찾아 반복 사용을 줄이는 것이다. 최종적으로 전체 논리식에 사용된 리터럴 개수를 최소화하는 것을 목표로 한다. 이 전의 연구들이 나눗셈 원리를 이용해서 공통식을 찾았기 때문에 논리식에 내재한 공통식을 산출하는 데는 실패하였다. 본 논문에서 제안하는 방법은 논리식들 사이에 내재된 공통식을 찾도록 해밍거리가 3인 큐브들을 이용하였다. 벤치마크 회로를 이용한 실험을 통해 타 방법들과 간략화 정도를 비교했을 때, 제안한 방법으로 최대 47% 정도의 리터럴 개수를 줄이는 효과를 보였다.