• 마이크로전자및패키징학회지
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• 제13권4호
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• pp.1-7
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• 2006

WLCSP(wafer level chip size package)는 웨이퍼 레벨에서 패키지 공정이 이루어지는 차세대 패키지 중 하나이다. WLCSP는 웨이퍼 레벨에서 패키지 공정이 이루어진다는 특징으로 인하여 웨이퍼당 생산되는 반도체 칩의 수에 따라 그 패키징 비용을 크게 줄일 수 있다는 장점이 있다. 그러나 응력 버퍼 역할을 하는 기판을 없애는 혁신적인 구조로 인하여 솔더 조인트의 신뢰성이 기존의 BGA 패키지에 비하여 취약하게 되는데, 이러한 솔더 조인트 신뢰성에 대하여 반도체 칩과 솔더볼을 연결하는 폴리머 절연층은 열팽창계수 차이에 의해 발생하는 응력을 흡수하는 중요한 역할을 하게 된다. 본 연구에서는 하이닉스에서 개발한 Omega-CSP를 사용하여 솔더볼 배열 변화와 제 1 절연층의 특성에 따른 솔더 조인트의 열피로 특성을 평가하였다. 그 결과 절연층의 특성 변화가 솔더 조인트의 열피로 특성에 주는 영향은 솔더볼 배열 구조에 따라 변화되는 것을 확인하였다.

• 한국정밀공학회:학술대회논문집
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• 한국정밀공학회 2009년도 추계학술대회 논문집
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• pp.207-208
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• 2009

• 마이크로전자및패키징학회지
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• 제11권4호
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• pp.13-22
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• 2004

MEMS 소자의 패키지는 일반적으로 패키징 과정에서 큰 온도변화를 받게 되는데, 이에 의한 패키지의 변형은 패키지 및 소자의 신뢰성에 큰 영향을 미칠 수 있다. 본 논문에서는 진동형 MEMS 자이로스코프 센서의 패키지를 대상으로 하여, 온도변화로 인한 열변형 거동에 대한 광학실험과 해석을 수행하였다. 이를 위하여 실시간 모아레 간섭계를 이용하여 각 온도단계에서 변위분포를 나타내는 간섭무늬를 얻고, 그로부터 MEMS 패키지의 굽힘변형 거동 및 인장변형에 대한 해석을 수행하였다. MEMS 칩과 EMC 및 PCB의 열팽창계수 차이로 인하여 패키지는 $125^{\circ}C$ 이하에서는 전체적으로 아래로 볼록한 굽힘변형이 발생하였으며, 온도 $140^{\circ}C$를 정점으로 그 이상의 온도에서는 반대의 굽힘변형이 발생하였다. MEMS의 주파수에 영향을 줄 수 있는 칩 자체의 수축변형률은 약 $481{\times}10^{-6}$로 측정되어서 MEMS 설계시 이를 고려하여야 함을 알 수 있다.

• 한국마이크로전자및패키징학회:학술대회논문집
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• 한국마이크로전자및패키징학회 2003년도 기술심포지움 논문집
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• pp.53-58
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• 2003

The Wafer Level Packaging is one of the most important technologies in the semiconductor industry today. Its primary advantages are its small form factor and low cost potential for manufacturing including test procedure. The CASIO's WLP samples, application example and the structure are shown in Fig.1, 2&3. There are dielectric layer , under bump metal, re-distribution layer, copper post , encapsulation material and terminal solder .The key technologies are 'Electroplating thick copper process' and 'Unique wafer encapsulation process'. These are very effective in getting electrical and mechanical advantages of package. (Fig. 4). CASIO and CMK are developing a new System Packaging technology called the Embedded Wafer Level Package (EWLP) together. The active components (semiconductor chip) in the WLP structure are embedded into the Printed Wiring Board during their manufacturing process. This new technical approach has many advantages that can respond to requirements for future mobile products. The unique feature of this EWLP technology is that it doesn't contain any solder interconnection inside. In addition to improved electrical performance, EWLP can enable the improvement of module reliability. (Fig.5) The CASIO's WLP Technology will become the effective solution of 'KGD problem in System Packaging'. (Fig. 6) The EWLP sample shown in Fig.7 including three chips in the WLP form has almost same structure wi_th SoC's. Also, this module technology are suitable for RF and Analog system applications. (Fig. 8)

• Journal of Biosystems Engineering
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• 제27권6호
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• pp.557-564
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• 2002

Corrugated board is an efficient low-cost structure material fur the boxes that are widely used for transporting, storing and distributing goods. Corrugated board is also considered as an orthotropic because the principal material directions are the same as in paperboard. The purpose of this study was to elucidate the principal design parameters of ventilating box through the FEA on the various types of ventilating hole. From the viewpoint of the stress distribution and stress level, the optimum pattern and location of the ventilating hole were vertically oblong, and symmetry position with a short distance to the right and left from the center of front and rear panel. And, the optimum location and pattern of hand hole were a short distance to the top from the center of both side panels, and modified shape to increase the radius of curvature of both side in horizontal oblong. In general, the optimum pattern and location of both the ventilating hole and hand hole based on the FEM analysis were well verified by experimental investigation. It is suggested that decrease in compressive strength of the box could be minimized in the same ventilating hole area under the condition of the length of major axis of ventilating hole is less than 1/4 of box length, the ratio of minor axis/major axis is 113.5∼l/2.5, and number of the ventilating holes is even and symmetrical.

• 마이크로전자및패키징학회지
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• 제17권3호
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• pp.17-26
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• 2010

반도체 패키지에 사용되고 있는 유연 솔더는 환경 보호 필요성 대문에 무연 솔더로 빠르게 대체되고 있다. 이와 같은 무연 솔더에 대한 여구는 주로 재료의 발견과 공정 적응성의 관점에서 이루어졌을 뿐, 기계적인 성질이나 신뢰성의 관점에서의 연구는 많이 이루어지지 않았다. 본 논문에서는 무아레 간섭계를 이용하여 유연 솔더와 무연 솔더 실장 WB-PBGA 패키지 결합체의 온도변화에 대한 열-기게적 거동을 해석하였다. 실시간 무아레 간섭계를 이용하여 각 온도 단계에서 변위 분포를 나타내는 간섭무늬를 얻고, 그로부터 유연과 무연의 솔더 조인트를 갖는 WB-PBGA 패키지의 굽힘 변형 거동 및 솔더 볼의 변형률을 비교 분석하였다. 분석결과를 보면 유연 솔더 실장 패키지 결합체의 솔더 볼은 칩경계 부근인 #3 솔더 볼에서 발생하는 전단변형률이 파손에 큰 영향을 미치며, 무연 솔더가 실장된 패키지 결합체의 솔더 볼은 가장 바깥 부근인 #7 솔더 볼에서 발행하는 수직 변형률이 파손에 큰 영향을 미칠 것으로 예측된다, 또한 무연 솔더 실장 패키지 결합체는 같은 온도 조건에서 유연 솔더 실장된 패키지에 비해 굽힘 변형이 휠씬 크게 발생될 뿐 아니라 솔더 볼의 유효변형률도 10% 정도 크게 발생하는 것으로 나타나서 열변형에 의한 파손에 취약할 것으로 예측된다.

• 한국전자파학회지:전자파기술
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• 제24권2호
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• pp.23-34
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• 2013

Over the past several decades in the microelectronics industry, devices have gotten smaller, thinner, and lighter, without any accompanying degradation in quality, performance, and reliability. One permanent and deniable trend in packaging as well as wafer fabrication industry is system integration. The proliferating options for system integration, recently, are driving change across the overall semiconductor industry, requiring more investment in developing, ramping and supporting new die-, wafer- and board-level solution. The trend toward 3D system integration and miniaturization in a small form factor has accelerated even more with the introduction of smartphones and tablets. In this paper, the key issues and state of the art for system integration in the packaging process are introduced, especially, focusing on ease transition to next generation packaging technologies like through silicon via (TSV), 3D wafer-level fan-out (WLFO), and chip-on-chip interconnection. In addition, effective solutions like fine pitch copper pillar and MEMS packaing of both advanced and legacy products are described with several examples.

• 마이크로전자및패키징학회지
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• 제15권4호
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• pp.77-86
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• 2008

본 연구에서는 유연솔더인 63Sn37Pb와 무연 솔더인 95.5Sn4.0Ag0.5Cu와 97Sn2.5Ag0.5Cu BGA(Ball Grid Array) 패키지를 인쇄회로기판(Printed Circuit Board, PCB)에 위치에 따라 장착하고 보드레벨의 낙하시험(Board Level Drop Test)을 실시하여 충격에 대한 유 무연 솔더의 특성을 분석하였고 4점굽힘시험(board Level 4-point Bending Test)을 실시하여 굽힘에 대한 솔더볼의 기계적 저항특성을 분석하였다. 또한 유한요소법(Finite Element Modeling, FEM)을 이용해 낙하시험과 4점굽힘시험에서 솔더 조인트에 미치는 응력과 변형률을 해석하였으며, 시험 설계 시에 솔더 조인트의 응력변화에 영향을 미칠 수 있는 변수를 고려하여 해석하고 결과를 비교 분석하였다. 낙하시험과 4점굽힘시험에서 모두 무연솔더는 유연솔더보다 2배 이상 높은 신뢰성을 보였으며, PCB의 중앙에 위치한 패키지는 외각에 위치한 패키지 보다 매우 낮은 신뢰성을 보였다. 유한요소법을 통해 해석한 결과 최외각 솔더에서 가장 큰 응력이 발생하였고, 솔더의 조성과, 시험설계변수에 의해 응력의 발생 정도가 다름을 나타내었다.

• 마이크로전자및패키징학회지
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• 제16권3호
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• pp.25-29
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• 2009

COB(chip-on-board) 플립칩 패키지에 있어서 NCP(non-conductive paste)의 적용성을 확보하기 위해 자체 포뮬레이션한 NCP와 상용 NCP에 대하여 보드레벨 플립칩 패키지를 제작하고 고온고습 및 열충격 신뢰성을 평가하였다. 실험결과 보다 작은 입도의 용융 실리카를 첨가한 NCP 시제품들이 고온고습 신뢰성에 유리한 것을 알 수 있었다. 또한, NCP 접속부에 있어서 열응력에 의한 피로보다 흡습에 의한 에폭시의 팽창이 접속부 파손에 보다큰 영향을 미치는 것으로 나타났으며, NCP의 접착강도가 높을수록 NCP 플립칩 패키지의 열충격 신뢰성이 향상되는 것을 알 수 있었다.

• 한국전기전자재료학회논문지
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• 제19권9호
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• pp.825-831
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• 2006

As an increase of chip complexity and level of chip integration, chip input/output (I/O) pad pitches are also drastically reduced. With arrival of high complexity SoC (System on Chip) and SiP (System in Package) products, conventional horizontal type probe card showed its limitation on probing density for wafer level test. To enhance probing density, we proposed new vertical type probe card that has the $70{\mu}m$ probe needle with tungsten wire in $80{\mu}m$ micro-drilled hole in ceramic board. To minimize alignment error, micro-drilling conditions are optimized and epoxy-hardening conditions are also optimized to minimize planarity changes. To apply wafer level test for target devices (T5365 256M SDRAM), designed probe card was characterized by probe needle tension for test, contact resistance measurement, leakage current measurement and the planarity test. Compare to conventional probe card with minimum pitch of $50{\sim}125{\mu}m\;and\;2\;{\Omega}$ of average contact resistance, designed probe card showed only $22{\mu}$ of minimum pitch and $1.5{\Omega}$ of average contact resistance. And also, with the nature of vertical probing style, it showed comparably small contact scratch and it can be applied to bumping type chip test.