• 대한전기학회논문지:시스템및제어부문D
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• 제55권11호
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• pp.491-494
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• 2006

In the adder design, reduction of the delay of the carry propagation or ripple is the most important consideration. Previously, it was introduced that, if a redundant number system is adopted, the carry propagation is completely eliminated, with which addition can be done in a constant time, without regarding to the count of the digits of numbers involved in addition. In this paper, a RBCD(Redundant Binary Coded Decimal) is adopted to code 0 to 11, and an efficient and economic carry-free BCD adder is designed.

• 전자공학회논문지CI
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• 제40권5호
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• pp.241-249
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• 2003

십진수를 위한 가산기 구현에서 지연시간을 줄일 수 있는 carry lookahead(CLA)을 이용한 십진수 가산 회로 선계를 제안한다. 이자 계산과 같은 십진 소수에 의한 반복계산에서 이진수 체계를 사용하면 절단오차는 누적된다. 이를 방지하기 위하여 BCD 회로 사용은 불가피하다. BCD 계산에서의 속도개선은 CLA 회로를 이용하여 개선될 수 있다. BCD 회로에서 CLA 회로 사용을 위해 제안된 캐리 생성 및 캐리 전파회로를 도출하여 가산기 설계에 사용하였다. 이 CLA 방식을 사용한 BCD 가산에서 기존의 BCD 가산회로와 지연시간을 비교하였을 때 상당한 속도개선이 이루어졌다. 또한 3초과 코드를 이용한 가산회로의 경우 CLA 방식 사용과 지연시간에 영향을 미치는 회로부분을 개선함으로써 CLA만 이용했을 때 보다 지연시간을 10게이트 지연시간만큼 더욱 줄일 수 있었다.

• 전자공학회논문지CI
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• 제43권6호
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• pp.10-16
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• 2006

본 논문은 십진수 가산에서 속도 개선을 위한 가산 회로를 제안하였다. 속도 개선을 위한 방법으로 빠른 캐리 전달 방식으로 알려진 캐리 예견(carry loohahead) 회로를 사용하였다. 또한 빠른 십진 연산을 위해 입력식의 간략화 및 다이나믹 구조를 적용함으로서 가산 출력 지연시간을 줄였다. 제안된 회로의 가산기 구현에서 $0.18{\mu}m$ CMOS 공정을 이용한 타이밍 시뮬레이션측정 결과, 16 디지트 가산에 걸리는 최대 지연시간은 0.83 ns로 나타났다. 제안된 방법은 다른 십진 가산 방식과 비교했을 때 가산에 따른 지연시간이 작다.