• 전자공학회논문지
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• 제53권3호
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• pp.46-55
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• 2016

본 논문에서는 IF 대역의 고속 신호처리 시스템 응용을 위해 높은 동적성능을 가지는 13비트 100MS/s ADC를 제안한다. 제안하는 ADC는 45nm CMOS 공정에서 동작 사양을 최적화하기 위해 4단 파이프라인 구조를 기반으로 하며, 광대역 고속 샘플링 입력단을 가진 SHA 회로는 샘플링 주파수를 상회하는 높은 주파수의 입력신호를 적절히 처리한다. 입력단 SHA 및 MDAC 증폭기는 요구되는 DC 이득 및 넓은 신호범위를 얻기 위해 이득-부스팅 회로 기반의 2단 증폭기 구조를 가지며, 바이어스 회로 및 증폭기에 사용되는 소자는 부정합을 최소화하기 위해 동일한 크기의 단위 소자를 반복적으로 사용하여 설계하였다. 한편, 온-칩 기준전류 및 전압회로에는 배치설계 상에서 별도의 아날로그 전원전압을 사용하여 고속 동작 시 인접 회로 블록에서 발생하는 잡음 및 간섭에 의한 성능저하를 줄였다. 또한, 미세공정상의 잠재적인 불완전성에 의한 성능저하를 완화하기 위해 다양한 아날로그 배치설계 기법을 적용하였으며, 전체 ADC 칩은 $0.70mm^2$의 면적을 차지한다. 시제품 ADC는 45nm CMOS 공정으로 제작되었으며, 측정된 DNL 및 INL은 각각 최대 0.77LSB, 1.57LSB의 값을 가지며, 동적성능은 100MS/s 동작 속도에서 각각 최대 64.2dB의 SNDR과 78.4dB의 SFDR을 보여준다. 본 시제품 ADC는 $2.0V_{PP}$의 넓은 입력신호범위를 처리하는 동시에 IF 대역에서 높은 동적성능을 확보하기 위해 사용공정상의 최소 채널 길이가 아닌 긴 채널 기반의 소자를 사용하며, 2.5V의 아날로그 전압, 2.5V 및 1.1V 두 종류의 디지털 전원전압을 사용하는 조건에서 총 425.0mW의 전력을 소모한다.

• 한국전산구조공학회논문집
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• 제33권3호
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• pp.171-178
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• 2020

본 연구에서는 다물체 페리다이나믹 해석 코드의 MPI-OpenMP 혼합 병렬화를 수행하였다. 페리다이나믹 해석 모델은 복잡한 동적파괴 거동 및 불연속 특성을 모사하는데 적합하지만, 비국부 영역을 통한 절점 간 상호작용을 계산하기 때문에 유한요소 모델에 비해 계산 시간이 많이 소요된다. 또한 다중적층구조물의 다물체 페리다이나믹 해석에서 추가된 비국부 접촉 모델과 가상 층간 결합 모델을 통한 여러 물체 간 상호작용으로 계산 부담이 증가한다. 더불어 고속 충돌 파괴와 같은 복잡한 동적 파괴 거동 해석을 위해 세밀한 절점 간격과 작은 시간 간격이 요구되기 때문에 코드 최적화와 병렬화를 통한 고성능 해석 코드 개발이 필수적이다. 해석 코드는 Intel Fortran MPI compiler와 OpenMP를 사용하여 개발되었으며, 한국과학기술정보원(KISTI)의 슈퍼컴퓨팅센터 누리온(Nurion)으로 실행되었다. 다물체 해석 코드를 최적화하기 위한 핵심 요소들을 분석하고, 모델 의존성 발생 서브루틴 분석 및 프로세스 통신 데이터 분별을 통해 MPI-OpenMP 혼합 병렬 처리 구조를 적용하였다. 다물체 충돌 파괴 현상 시뮬레이션을 통해 개발된 병렬 처리 코드의 성능을 확인하였다.

• 설비공학논문집
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• 제29권11호
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• pp.559-569
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• 2017

Various studies examining how to conserve building energy have been conducted recently. From such studies it has been determined that insulation performance of an aircap is viable and therefore aircaps are used as material for improving insulation performance of windows. However, the aircap for improving insulation performance of a window is attached on the front, causing infringement of the prospect right. Therefore, the purpose of this study is to develop an aircap module attached to the window through rolling, conducting performance verification throughfull-scale testbed and verifying its effectiveness. Findings of this study are as follow : 1) The module suggested in this study enables setting of an area wherein the aircap is attached through rolling so that the aircap rolls up using Velcro tape, and an insulation bar is suggested to block the gap between the aircap and window glass. 2) When the aircap is applied to the window, consumption of lighting energy increased during summer and winter by 2.8%~16.4% and 0%~76.2% respectively in comparison to no aircap application, indicating that it is unsuitable for conserving lighting energy. 3) In terms of conserving cooling and heating energy, an advantageous or effective aircap attachment method is the method whereby an aircap is attached to the front surface of a window. However, the method whereby an aircap is attached to a part of a window and where no aircap is attached increases consumption of cooling and heating energy during summer and winter by 6.0%~35.7% and 2.7%~41.6% respectively in comparison to the method wherein an aircap is attached to the front surface of a window. 4) In consideration of conserving cooling, heating and lighting energy, the attachment of an aircap to the front surface of window is the most appropriate method, and it is appropriate to attach the aircap at a position that is 1,500 mm or higher from the floor to secure the prospect right and minimize energy loss.

• 콘크리트학회논문집
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• 제19권6호
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• pp.795-802
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• 2007

최근 탄소섬유를 보강재로 사용한 구조 부재의 휨 거동에 관한 많은 연구가 진행되어 왔으나, 대부분의 연구는 FRP를 이용한 설계법의 개발과 구조 성능 평가에 초점이 맞추어져 있기 때문에 장기적으로 보강재 또는 부착 상태의 변화에 따른 구조 성능 변화 등과 같은 현상을 반영하기에는 아직까지 부족한 점이 있다. 이에 따라 현재까지 보강된 FRP의 성능 저하에 따른 구조물의 구조 내력 저하에 대하여 구체적인 방안이 제시되기 위해서는 많은 사례 조사와 물성 변화를 고려한 구조물의 거동 특성 변화에 대한 지속적인 연구가 요망된다. 본 연구에서는 시간에 따라 저하되는 부착률의 변화에 따른 구조 성능의 변화를 관찰하고자, CFS의 부착률 변화와 부착 형태의 차이에 의한 거동 차이를 실험을 통해 밝히고, 기존 제안식을 이용하여 부착률과 부착 형태 차이에 따른 구조 성능 변화를 예측함으로써 CFS로 보강된 이후 부착률이 저하된 경우에 대한 거동 특성 평가방안을 제시하였다. 또한, 비선형 단면 해석을 통하여 실험 결과와 비교 검토하여 적정 해석 방법을 제시하였다.

• 대한전자공학회논문지SD
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• 제45권4호
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• pp.27-35
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• 2008

본 논문에서는 고해상도와 높은 신호처리속도, 저전력 및 소면적을 동시에 요구하는 Software Defined Radio (SDR) 시스템 응용을 위한 14비트 150MS/s 0.13um CMOS ADC를 제안한다. 제안하는 ADC는 고해상도를 얻기 위한 특별한 보정 기법을 사용하지 않는 4단 파이프라인 구조로 설계하였고, 각 단의 샘플링 커패시턴스와 증폭기의 입력 트랜스컨덕턴스에 각각 최적화된 스케일링 계수를 적용하여 요구되는 열잡음 성능 및 속도를 만족하는 동시에 소모되는 전력을 최소화하였다. 또한, 소자 부정합에 의한 영향을 줄이면서 14비트 이상의 해상도를 얻기 위해 MDAC의 커패시터 열에는 인접신호에 덜 민감한 3차원 완전 대칭 구조의 레이아웃 기법을 제안하였으며, 온도 및 전원 전압에 독립적인 기준 전류 및 전압 발생기를 온-칩 RC 필터와 함께 칩 내부에 집적하고 칩 외부에 C 필터를 추가로 사용하여 스위칭 잡음에 의한 영향을 최소화하였고, 선택적으로 다른 크기의 기준 전압 값을 외부에서 인가할 수 있도록 하였다. 제안하는 시제품 ADC는 0.13um 1P8M CMOS 공정으로 제작되었으며, 측정된 DNL 및 INL은 14비트 해상도에서 각각 최대 0.81LSB, 2.83LSB의 수준을 보이며, 동적 성능은 120MS/s와 150MS/s의 동작 속도에서 각각 최대 64dB, 61dB의 SNDR과 71dB, 70dB의 SFDR을 보여준다. 시제품 ADC의 칩 면적은 $2.0mm^2$ 이며 전력 소모는 1.2V 전원 전압에서 140mW이다.

• 정보처리학회논문지D
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• 제10D권4호
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• pp.591-602
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• 2003

기존의 단일 대용량 데이터베이스 서버에 인터넷 서비스 사용자들이 과도하게 몰릴 경우 서버에 발생하는 네트워크 통신량의 증가와 자원 사용량의 급격한 증가로 인해 서비스 처리 시간의 지연 및 서비스의 중단 현상이 발생할 수 있다. 이러한 문제들을 해결하기 위해 저비용의 여러 단일 노드를 고속의 네트워크로 연결하여 고성능을 제공하는 공간 데이터베이스 클러스터가 대두되었으나, 단일 노드에서 처리할 경우 전체 시스템의 성능을 저하시킬 수 있는 고비용의 공간 조인 연산에 대한 연구가 필요하다. 본 논문에서는 공간 데이터의 특성을 고려한 데이터의 분할과 부분 중복 기법을 사용하는 비공유 공간 데이터베이스 클러스터 환경에서 고비용의 공간 조인 연산을 효율적으로 수행하기 위한 논리적 분할 영역 및 병렬 공간 조인 기법을 제안한다. 제안 기법은 기존의 병렬 광간 조인 기법에서 나타나는 노드간 작업 생성 및 할당 단계가 필요하지 않으며 추가적인 메시지 전송이 발생하지 않으므로 고비용의 공간 조인 질의에 대해 기존의 비공유 구조를 위한 병렬 R-tree 공간 조인 기법보다 23%의 성능향상을 보인다. 또한, 각 클러스터 노드에서의 중복 정제(Refinement) 연산을 제거하므로 사용자에게 빠른 응답을 제공한다.

• 한국정보과학회논문지:컴퓨팅의 실제 및 레터
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• 제14권2호
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• pp.130-142
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• 2008

토픽맵은 기존의 온톨로지 언어와는 달리 위치정보를 이용하여 형태를 변환하지 않고도 많은 양의 이종 정보 자원을 통합할 수 있는 온톨로지 언어이다. 지금까지 토픽맵 구축을 위한 여러 편집기등이 개발되어 있으나, 이들은 XTM 문서를 독자 방식으로 처리하고 있다. 따라서 대용량 자료를 처리하는 데 많은 시간이 소요되고, 현재 RDB 기반에서 운영되고 있는 레거시 시스템에 적용하여 실용화하기에는 많은 문제가 있다. 본 논문에서는 XTM 1.0 규격 기반의 대용량 토픽맵을 RDB 구조로 모델링하여, 처리시간을 최소화하고 레거시 시스템 상에서 온톨로지 구축이 가능하도록 하였다. 기존에 사용하고 있는 SQL 도구와 어플리케이션 개발 도구를 토픽맵 온톨로지 구축에 활용할 수 있도록 하여, 온톨로지 구축의 효율성을 높이고 XTM 문서와 데이타베이스간의 상호 호환이 가능한 토픽맵 플랫폼 X-TOP을 설계하고 구현하였다. X-TOP은 향후 사용자 인터페이스 변경과 다양한 DBMS를 지원할 수 있도록 3계층 구조를 갖고 있다. 헬스케어의 암 온톨로지 관리에 X-TOP을 적용하여 기존 시스템과의 성능 비교와 실무 응용의 유효성을 보였다.

• 정보처리학회논문지A
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• 제18A권4호
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• pp.135-142
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• 2011

본 연구는 플래시 메모리 기반의 고성능 SSD (Solid State Disk) 구조를 위하여 디스크 참조 특성에 적응적으로 구동하는 효율적인 버퍼 구조와 구동 기법을 설계한다. 기존 SSD는 삭제동작 횟수의 제약은 물론 읽기와 쓰기 동작에 대하여 비대칭적인 성능을 보이는 특징을 갖고 있다. 이러한 삭제동작 횟수와 쓰기 동작의 지연시간을 최소화 하기 위해서는 다중 플래시 메모리 칩들에 대해 쓰기 동작은 병렬적으로 수행하는 정도를 최대화하여 운영하여야 한다. 따라서 플래시 메모리 칩들에 대한 인터리빙 레벨 (interleaving level)을 최대화 하기 위하여, 본 논문에서는 혼합 위치 사상 기법 (hybrid address mapping)과 슈퍼 블록 (super-block) 기반의 SSD 구조에 대하여 성능 증대와 증가된 장치 수명을 제공하기 위한 효율적 버퍼 구조를 제안한다. 제안한 버퍼구조는 응용 수행특성을 기반으로 최적의 임의/순차쓰기를 구분하며, 수행 성능에 중요한 순차쓰기 정도의 크기를 증대시키는 동적 융합 방법, 구동되는 버퍼구조와 사상 테이블의 효율적인 관리 구조를 설계하였으며, 이를 통해 기존의 단순한 버퍼 운영기법에 비하여 35%의 성능향상을 제공한다.

• 전자공학회논문지C
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• 제36C권10호
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• pp.17-28
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• 1999

본 논문에서는 ASIC 설계 회로를 빠른 시간 내에 구현 및 검증할 수 있는 에뮬레이션 시스템 ACE(ASIC Emulator)를 제안한다 ACE는 EDIF 번역기, 라이브러리 변환기, 기술 맵퍼, 회로 분할기, LDF 생성기를 포함하는 에뮬레이션 소프트웨어와 에뮬레이션 보드, 논리 분석기를 포함하는 에뮬레이션 하드웨어로 구성된다. 기술 맵퍼는 회로 분할과 논리 함수식 추출, 논리 함수의 최소화, 논리 함수식의 그룹핑의 세 과정으로 이루어지며, 같은 기본 논리 블록에 할당되는 출력의 적항과 변수들을 많이 공유하게 하여 기본 논리 블록 수와 최대 레벨 수를 최소화한다. 에뮬레이션 보드의 배선 구조와 FPGA 칩이 갖는 제한 조건들을 만족시키면서 서로 다른 칩 사이에 연결된 신호선 뿐만 아니라 서로 다른 그룹 사이에 연결된 신호선 수의 최소화를 목적 함수로 하는 새로운 회로 분할 알고리듬을 제안한다 여러 FPGA 칩으로 구성된 에뮬레이션 보드는 완전 그래프와 부분 그래프를 결합한 새로운 배선 구조로 회로의 크기에 관계없이 칩 사이의 지연 시간을 최소화하도록 설계하였다. 논리 분석기를 이용하여 구현된 회로에서 검증을 원하는 내부신호에 대한 파형을 PC의 모니터로부터 관측할 수 있다. 제안한 에뮬레이션 시스템의 성능을 평가하기 위하여 상용 회로중 하나인 화면4분할기 회로를 에뮬레이션 보드상에 설계하여 동작 시간과 기능을 확인한 결과, 14.3MHz의 실시간 동작과 함께 기능이 완전함을 확인할 수 있었다.

• 전자공학회논문지
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• 제50권1호
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• pp.137-147
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• 2013

본 논문에서는 폴딩 구조에 저항열 인터폴레이션 기법을 적용한 1.2V 8b 1GS/s CMOS folding-interpolation A/D 변환기(ADC)에 대해 논한다. 기존 폴딩 ADC가 갖는 경계조건 비대칭 오차를 최소화하기 위해 홀수개의 폴딩 블록과 프랙셔널 폴딩 비율(fractional folding rate)을 사용하는 구조를 제안한다. 또한, 프랙셔널 폴딩기법을 구현하기 위해 덧셈기를 사용하는 새로운 디지털 인코딩기법도 제안한다. 그리고 iterating offset self-calibration 기법과 디지털 오차 보정 회로를 적용하여 소자 부정합과 외부 요인에 의한 노이즈 발생을 최소화하였다. 제안하는 A/D 변환기는 1.2V 0.13um 1-poly 6-metal CMOS 공정을 사용하여 설계 되었으며 $2.1mm^2$ 유효 칩 면적과(A/D 변환기 core : $1.4mm^2$, calibration engine : $0.7mm^2$), 350mW의 전력 소모를 나타내었다. 측정결과 변환속도 1GS/s에서 SNDR 46.22dB의 특성을 나타내었다. INL 과 DNL 은 자체보정회로를 통해 모두 1LSB 이내로 측정되었다.