• The KIPS Transactions:PartD
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• v.9D no.3
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• pp.409-416
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• 2002

The reuse by using framework is proposed to improve productivity. It is a set of usable and expandable classes and their connectivity. But frameworks are described with programming languages, it is hard for developers to learn the collaborative patterns of a framework by reading it. Patterns are one approach to improving the documentation. But this should be redesigned to expand and redefine the framework. The necessity of the formal description of architecture information is being proposed to relate to programming language. This paper support the following points. First of all, it has been proposed the description of the needed elements when developing a framework using ADL. Secondly, the current development process has been refined to be suitable for developing the domain framework. Thirdly, it has been proposed the development of a application using a framework implemented by an architecture information described with ADL. Overalls, the main contents of this research is defining the ideas of a description and development of an architecture framework using ADL.

• Journal of the Korean Institute of Telematics and Electronics C
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• v.34C no.8
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• pp.22-38
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• 1997

This paper proposes a new VLSI architecture for morphological filters and presents its chip design and implementation. The proposed architecture can significantly reduce hardware costs compared with existing architecture by using a feedback loop path to reuse partial results and a decoder/encoder pair to detect maximum/minimum values. In addition, the proposed architecture requires one common architecture for both diltion and erosion and fewer number of operations. Moreover, it can be easily extended for larger size morphologica operations. We developed VHDL (VHSIC hardware description language) models, performed logic synthesis using the SYNOPSYS CAD tool. We used the SOG (sea-of-gate) cell library and implemented the actual chip. The total number of gates is only 2,667 and the clock frequency is 30 MHz that meets real-time image processing requirements.

• Journal of KIISE:Software and Applications
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• v.28 no.7
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• pp.478-492
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• 2001

본 논문은 다양한 종류의 분산 인공지능 문제들을 에이전트라는 추상적 단위와 에이전트간의 상호작용을 토대로 해결하는 다중 에이전트 시스템을 개발하는 체계적 접근방법으로서 개발 방법론의 핵심인 아키텍쳐의 개발방법을 제안한다. 목표를 기반으로 문제영역을 이해하고, 여기에서 추출된 에이전트들을 이용하여 시스템을 개발함에 있어 지침이 되는 아키텍쳐 개발공정을 다중 에이전트 시스템의 특성인 조정과 자율성을 고려하여 제안한다. 각 관점마다 적용될 수 있는 아키텍쳐 스타일과 패턴들을 정의하고, 제안한 아키텍쳐를 UML(Unified Modeling Language)을 이용하여 표현하며, 아키텍쳐를 설명하는 ADL(Architecture Description Language)을 이용하여 정형화시킨다. 또한, 이를 지능형 교통시스템의 출발전 교통정보 안내 서브시스템에 적용, 구현함으로써, 제안하는 아키텍쳐를 검증해 보고, 이를 기반으로 소프트웨어를 개발하는 기초를 마련한다.

• Proceedings of the Korean Information Science Society Conference
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• 2007.06b
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• pp.101-106
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• 2007

본 논문에서는 SOA(Service Oriented Architecture) 기반으로 국가 R&D 정보의 종합 조회 기능을 제공하는 국가 R&D 정보시스템(RnDIS: R&D Information System)을 설계 및 구현하였다. 물리적으로 분산되고 각각 별도의 DB를 구성하여 활용하는 이질적인 4개의 응용시스템의 기능을 효과적으로 연계 및 활용하기 위해 유연하며 확장이 용이한 SOA를 채택하였다. 서비스의 식별, 정의, 분석 등의 개발을 위해 CBD 방법론을 확장한 새로운 서비스 개발방법론을 정의 및 활용하였으며, RnDIS를 위해 4개의 어플리케이션 서비스와 4개의 비즈니스 프로세스 서비스를 정의 및 설계하였다. 어플리케이션 서비스는 기존의 자바코드로부터 WSDL(Web Service Description Language)을 생성하는 래핑(wrapping) 방식을 사용하여 구현하였며, 비즈니스 프로세스 서비스는 BPEL(Business Process Execution Language) 엔진을 이용하여 어플리케이션 서비스를 조합하는 방식을 이용하여 구현하였다. RnDIS는 NTIS(National Science and Technology Information System) 공식 홈페이지(http://www.ntis.go.kr)의 종합검색 메뉴로 시범서비스 되고 있으며, 향후 서비스 대상 데이터의 확장과 기능 추가를 통해 정식 서비스를 오픈 할 예정이다.

• The KIPS Transactions:PartB
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• v.13B no.3 s.106
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• pp.223-230
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• 2006

A window-based image processing is an elementary part of image processing area. Because window-based image processing is computationally intensive and data intensive, it is hard to perform ail of the operations of a window-based image processing in real-time by using a software program on general-purpose computers. This paper proposes a parallel hardware architecture that can perform a window-based image processing in real-time using FPGA(Field Programmable Gate Array). A dynamic threshold circuit and a local histogram equalization circuit of the proposed architecture are designed using VHDL(VHSIC Hardware Description Language) and implemented with an FPGA. The performances of both implementations are measured.

• Proceedings of the Korean Information Science Society Conference
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• 2004.10b
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• pp.415-417
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• 2004

수많은 경량의 센서 노드들이 무선통신으로 연결되어 사람이 접근하기 어려운 환경에서도 응용서비스를 수행하는 센서 네트？에 대한 관심이 고조되고 있다. 노드의 다량성과 사랑의 접근불가성으로 인해 센서 네트？은 무인 운용이 가능하도록 설계되고 배치되어야 하며 이를 위한 적응형 소프트웨어에 대한 연구가 활발히 진행되고 있는 추세이다 본 논문은 소프트웨어 아키텍쳐 기술 언어를 사용하여 노드 장애나 환경 변화에 동적으로 대처하여 스스로를 재구성하는 센서 네트？의 적응형 소프트웨어 설계를 제시한다.

• Proceedings of the IEEK Conference
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• 2000.06b
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• pp.165-168
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• 2000

A hardware architecture to implement the SEED block cipher algorithm into one chip is described. Each functional unit is designed with VHDL hardware description language and synthesis tools. The designed hardware receives a 128-bit block of plain text input and a 128-bit key, and generates a 128-bit cipher block after 16-round operations after 8 clocks. The encryption time is within 20 nsec.

• Proceedings of the IEEK Conference
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• 2005.11a
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• pp.643-646
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• 2005

This paper presents CARMA (Cycle-Accurate Retargetable Micro-Architecture) as efficient framework for SoC-centric pipelined instruction-set architectures. It is based on ADL (Architecture Description Language) and provides more concise and manifest semantics to describe behavior of instruction set by mixing efficiency of instruction-set simulators and flexibility of RTL simulators. It exploits new timing model method based on process scheduling so it can support general timing model with cycle accuracy for large-scaled architectures usually used in SoC multimedia chip-set. According to experiments, the proposed framework was shown to be 5.5 times faster than HDL and 2.5 times faster than System-C in simulation speed so it is applicable for complex instruction-set pipelined architectures.

• Proceedings of the Korean Information Science Society Conference
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• 2006.06c
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• pp.211-213
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• 2006

현재 개발되어 사용되고 있는 원격의료시스템은 3계층기반의 구조를 이루고 있는데 환자들이 집중적으로 몰리는 지역에서 심각한 bottleneck현상이 발생할 수 있다. 본 논문에서는 3계층기반 원격의료시스템의 성능을 분석하고 bottleneck 현상을 해결하기 위한 방안으로 hyper-torus 구조의 4계층 아키텍처를 제안하고 Architecture Description Language인 Acme를 이용하여 성능을 비교분석 한다.

• Journal of the Korea Society for Simulation
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• v.12 no.2
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• pp.45-53
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• 2003

This paper presents a retargetable compiled assembly simulation technique for fast ASIP(application specific instruction processor) simulation. Development of ASIP which satisfies design requirements in various fields of applications such as telecommunication, wireless network, etc. needs formal design methodology and high-performance relevant software environments such as compiler and simulator In this paper, we employ the architecture description language(ADL) named ${HiXR}^2$ to automatically synthesize an instruction-level compiled assembly simulator. A compiled simulation has benefit of time efficiency to interpretive one because it performs instruction fetching and decoding at compile time. Especially, in case of assembly simulation, instruction decoding is usually a time-consuming job(string operation), so the compiled simulation of assembly simulation is more efficient than that of binary simulation. Performance improvement of the compiled assembly simulation based on ${HiXR}^2$ is exemplified with an ARM9 architecture and a CalmRISC32 architecture. As a result, the compiled simulation is about 150 times faster than interpretive one.