• 대한전자공학회논문지
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• 제27권11호
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• pp.126-134
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• 1990

CMOS VLSI 기술에서 고속으로 데이타를 인식하기 위해서는 비교적 낮은 전달 콘덕턴스와 MOS 소자 장치들의 불균형을 극복하는 것이 중요하다. 그러나 CMOS 소자들의 한계 때문에 VLSI 회로설계는 일반적으로 CMOS 동작에 알맞도록 바이폴라 A/D(analog-to-digital)변환기가 사용되었다. 또한 파이프라인으로 종속 연결된 RSA에 의하여 전압 비교가 이뤄지는 VLSI CMOS 비교기를 설계하였다. 따라서 본 논문에서는 파이프라인으로 연결된 CMOS 비교기와 병합한 A/D 변환기를 설계하였다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2007년도 하계종합학술대회 논문집
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• pp.227-228
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• 2007

The dynamic range of the radar which uses digital signal processors is limited by ADC(analog- to-digital converter). This parameter and ADC loss depend on the noise level of radar receivers. In order to stabilize the performance of radar systems, it is necessary to maintain the noise level constantly. This paper presents a noise AGC(automatic gain control) concept that can keep the noise level constantly and proves that the concept is acceptable through evaluation and hardware test.

• 한국융합학회논문지
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• 제7권1호
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• pp.9-15
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• 2016

본 논문은 Cortex-M4 기반 STM32 프로세서를 이용한 고속 데이터수집 및 융합 시스템 설계에 대해서 기술하였다. 본 논문에서 설계한 데이터수집 시스템은 산업현장에서 발생되는 각종 데이터를 4 종류까지 실시간으로 수집하여 서버 컴퓨터로 자료를 전송할 수 있으며, 각종 센서와 연결이 간편하여 설치가 간단하고 간편한 필드-프레임을 개발해서 동작 속도를 매우 향상 시켰다. 또한 각종 센서를 쉽게 연결할 수 있도록 디지털 신호 입력부와 아나로그 신호 입력부를 별도로 두어서 서로 다른 센서에서 입력된 신호를 융합할 수 있게 설계되었다. 이러한 융합형 데이터수집 시스템은 실시간으로 각종 데이터의 동시 수집과 모터제어에 잘 동작하였으며 정밀제품의 품질향상에 크게 기여하리라 판단된다.

• 제어로봇시스템학회:학술대회논문집
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• 제어로봇시스템학회 2001년도 ICCAS
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• pp.158.1-158
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• 2001

An algorithmic gray code analog-to-digital converter (ADC), which is based on gray coding, is proposed in this article. The realization method makes use of a MOS triangular function circuit to provide a high-speed operation and low accumulated error. The proposed ADC is simple, small in size and suitable for fabrication using a standard CMOS process. Simulation results showing the performances of the proposed circuit are also included.

• 융합신호처리학회논문지
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• 제12권2호
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• pp.139-144
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• 2011

The modern digital logic technology does not yet satisfy the speed requirements of real-time DSP circuits due to synchronized operation of multiplication and accumulation. This operation degrades DSP performance. Therefore, the double-base number system (DBNS) has emerged in DSP system as an alternative methodology because of fast multiplication and hardware simplicity. In this paper, authors propose a novel multiplication architecture. One operand is an output of a flash analog-to-digital converter (ADC) in DBNS format, while the other operand is a coefficient in the IEEE standard floating-point number format. The DBNS digital output from ADC is produced through a new double base number encoder (DBNE). The multiplied output is in the format of the IEEE standard floating-point number (FPNS). The proposed circuits process multiplication and conversion together. Compared to a typical multiplier that uses the FPNS, the proposed multiplier also consumes 45% less gates, and 44% faster than the FPNS multiplier on Spartan-3 FPGA board. The design is verified with FIR filter applications.

• 한국정보통신학회:학술대회논문집
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• 한국정보통신학회 2014년도 추계학술대회
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• pp.293-294
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• 2014

본 논문에서는 MOS 커패시터를 이용하여 12비트 1MSps 연속 근사화 레지스터 아날로그-디지털 변환기(Successive Approximation Register Analog-to-Digital Converter, SAR ADC)를 설계하였다. 설계된 아날로그-디지털 변환기는 매그나칩/SK하이닉스 $0.18{\mu}m$ 공정을 이용하였으며, Cadence Tool을 이용하여 시뮬레이션 및 레이아웃을 하였다. 시뮬레이션 결과 1.8V의 공급전압에서 전력 소모는 3.22mW였고, 유효 비트수는 11.5bit의 결과를 보였다.

• JSTS:Journal of Semiconductor Technology and Science
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• 제5권4호
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• pp.276-281
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• 2005

This paper presents a low voltage operating IF QPSK receiver block which is consisted of programmable gain amplifier (PGA) and analog to digital converter. This PGA has 6 bit control and 250MHz bandwidth, $0{\sim}20\;dB$ gain range. Using the proposed PGA architecture (low distortion gain control switch block), we can process the continuous fully differential $0.2{\sim}2.5Vpp$ input/output range and 44MHz carrier with 2 MHz bandwidth signal at 1.8V supply voltage. Using the sub-sampling technique (input freq. is $44{\sim}46MHz$, sampling freq. is 25MHz), we can process the IF QPSK signal ($44{\sim}46MHz$) which is the output of the 6 bit PGA. We can get the SNDR 35dB, which is the result of PGA and ADC at full gain mode. We fabricated the PGA and ADC and the digital signal processing block of the IF QPSK with the 0.18um CMOS MIM process 1.8V Supply.

• 한국전자파학회논문지
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• 제12권5호
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• pp.817-826
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• 2001

본 논문에서는 TI(Texas instrument)사의 범용 DSP 프로세서인 TMS320C31을 이용하여 통신 시스템에서 많이 사용되는 QPSK 방식의 모뎀을 구현하였다. 지금까지 거의 모든 시스템의 신호 변환 과정은 하드웨어로 구성되어 있지만, 본 논문에서 구현된 시스템은 QPSK 신호의 변조과정에서 IF단의 DAC를 통과하기 이전까지의 과정과 복조과정에서 IF단의 ADC를 통과한 이후의 과정을 프로그램으로 구성하고, 신호의 입.출력부와 처리부분을 하드웨어로 구성하였다. DSP 프로세서를 이용한 모뎀 출력 결과를 PC 상에서 시뮬레이션 결과와 비교하여 제작한 모뎀이 정상적으로 동작됨을 확인하였다.

• JSTS:Journal of Semiconductor Technology and Science
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• 제16권6호
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• pp.760-770
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• 2016

A 12-bit 750 kS/s Dual-Sampling Successive Approximation Register Analog-to-Digital Converter (SAR ADC) technique with reduced Capacitive DAC (CDAC) is presented in this paper. By adopting the Adaptive Power Control (APC) technique for the two-stage latched type comparator and using bootstrap switch, power consumption can be reduced and overall system efficiency can be optimized. Bootstrapped switches also are used to enhance the sampling linearity at a high input frequency. The proposed SAR ADC reduces the average switching energy compared with conventional SAR ADC by adopting reduced the Most Significant Bit (MSB) cycling step with Dual-Sampling of the analog signal. This technique holds the signal at both comparator input asymmetrically in sample mode. Therefore, the MSB can be calculated without consuming any switching energy. The prototype SAR ADC was implemented in $0.18-{\mu}m$ CMOS technology and occupies $0.728mm^2$. The measurement results show the proposed ADC achieves an Effective Number-of-Bits (ENOB) of 10.73 at a sampling frequency of 750 kS/s and clock frequency of 25 MHz. It consumes only 0.13 mW from a 5.0-V supply and achieves the INL and DNL of +2.78/-2.45 LSB and +0.36/-0.73 LSB respectively, SINAD of 66.35 dB, and a Figures-of-Merit (FoM) of a 102 fJ/conversion-step.

• 융합신호처리학회논문지
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• 제9권1호
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• pp.54-61
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• 2008

본 논문에서는 디지털 신호를 실시간으로 처리하기 인한 TIQ 방식의 Flash 6-bit ADC 회로를 설계하였다. 새로운 논리회로 설계나 소자들의 근접 배치로 ADC의 속도를 향상시키는 대신에 새로운 코드를 이용하여 DSP의 처리능력을 높이도록 하였다. 제안한 코드는 ADC의 출력으로 이진수를 세공하지 않고 2와 3진법을 동시에 사용하는 Double Base Number System(DBNS)방법이다. 전압은 기존의 이진수를 표시하는 방법과 동일하지만, 밑수로 2와 3의 두개를 동시에 사용하여 합의 형태로 표현하는 방법이다. DBNS 표현법은 곱셈기와 가산기를 이용하지 않고 연산을 좌우로 이동하여 연산을 신속히 처리할 수 있다. 디지털 신호처리에서 사용하는 DBNS는 합의 수가 적도록 Canonical 표현을 구하는 알고리즘을 사용하지만, A/D 변환기에서는 Fan-In 문제가 발생하여 균일한 분포를 이루도록 하는 새로운 알고리즘을 개발하였다. HSPICE를 이용한 ADC의 시뮬레이션 결과 0.18um 공정에서 최고 동작속도는 1.6 GSPS이며 최대 소비전력은 38.71mW이였다.