• BMB Reports
• /
• 제53권2호
• /
• pp.94-99
• /
• 2020

Brain cytoplasmic 200 RNA (BC200 RNA) is proposed to act as a local translational modulator by inhibiting translation after being targeted to neuronal dendrites. However, the mechanism by which BC200 RNA inhibits translation is not fully understood. Although a detailed functional analysis of RNA motifs is essential for understanding the BC200 RNA-mediated translation-inhibition mechanism, there is little relevant research on the subject. Here, we performed a systematic domain-dissection analysis of BC200 RNA to identify functional RNA motifs responsible for its translational-inhibition activity. Various RNA variants were assayed for their ability to inhibit translation of luciferase mRNA in vitro. We found that the 111-200-nucleotide region consisting of part of the Alu domain as well as the A/C-rich domain (consisting of both the A-rich and C-rich domains) is most effective for translation inhibition. Surprisingly, we also found that individual A-rich, A/C-rich, and Alu domains can enhance translation but at different levels for each domain, and that these enhancing effects manifest as cap-dependent translation.

• 한국통신학회논문지
• /
• 제26권12C호
• /
• pp.233-239
• /
• 2001

ADSL G.LITE 모뎀이 수행하는 주파수 영역의 연산과정에서 하향링크에 대한 FET 과정과 FEQ 과정은 가장 많은 연산량을 차지하는 부분이며, 이를 효율적으로 구현하기 위한 연구들이 수행되었다. 기존의 연구는 ADSL G.DMT 방식에 적합한 시스템으로서 G.LITE에 그대로 적용하기에는 부적합하다. 본 논문에서는 주파수 영역의 연산과정을 분석하고, 하드웨어 자원 할당에 따른 시스템의 효율성을 분석하여 G.LITE 방식에 적합한 프로세서의 구조를 제안하였다. 제안된 프로세서는 1개의 실수 곱셈기와 2개의 실수 덧셈기를 병렬로 연결한 구조를 가지며, 파이프라인 형태 및 병렬연산 형태의 작업 스케쥴링을 통해 효율적으로 연산을 수행할 수 있도록 설계되었다. 제안된 프로세서는 Kiss가 제안한 ALU 구조나 Wang이 제안한 FFT/IFFT 프로세서 구조에 비해 적은 하드웨어 자원을 이용하여 연산과정을 효율적으로 수행함으로서 G.LITE 시스템에 적합한 구조를 갖는다.

• 전자공학회논문지B
• /
• 제30B권1호
• /
• pp.1-9
• /
• 1993

In recent days high perfermance graphic operation is needed, since computer graphics is widely used for computer-aided design and simulator using high resolution graphic card. In this paper a graphic accelerator is designd with the functions of graphic primitives generation and geometrical transformations. 1-D Systolic Array Processor for Matris Vector operation is designed and used in main ALU of a graphic accelerator, since these graphic algorithms have comonon operation of Matris Vector. Conclusively, in case that the resolution of graphic domain is 800$\times$600, and 33.3nsec operator is used in a graphic accelerator, 29732 lines per second and approximately 6244 circles per second is generated.