• 한국통신학회논문지
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• 제27권5C호
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• pp.512-521
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• 2002

최근에 성능의 한계를 드러내고 있는 수퍼스칼라 RISC를 대체할 새로운 프로세서 구조로서 SMT(Simultaneous Multi-Threading)이 활발히 연구되고 있다. SMT는 하나의 프로세서에 여러 개의 스레드가 하드웨어 자원을 동적으로 공유하며 동시에 수행되는 구조이다. 이러한 환경에서는 프로세서 안에 존재하는 여러 스레드로부터 명령어를 원활하게 공급하여 주는 것이 중요하다. SMT 프로세서는 기존의 프로세서에 비하여 사이클 당 실제 처리되는 명령어 수가 월등히 많기 때문에, 사이클 당 명령어 페치량과 페치된 명령어를 임시 저장하는 페치 큐의 엔트리수가 신중하게 결정되어야 한다. 또한 사이클마다 페치할 스레드와 각 스레드의 페치량을 결정하는 것이 성능에 큰 영향을 미친다. 따라서 본 논문에서는 이러한 요소들이 프로세서 전체의 성능에 미치는 영향을 분석하고 그 결과를 바탕으로 SMT 프로세서에 최적화된 명령어 페치 전략에 대하여 논한다.

• 전자공학회지
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• 제25권5호
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• pp.31-41
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• 1998

With the advent of portable electronic systems, power consumption has recently become a major issue in circuit and system design. Furthermore, the sophisticated fabrication technology makes it possible to embed more functions and features in a VLSI chip, consequently calling for both higher performance and lower power to deal with the ever growing complexity of system algorithms than in the past. VLSI designers should cope with two conflicting constraints, high performance and low power, offering an optimum trade off of these constraints to meet requirements of system. Historically, VLSI designers have focused on performance improvement, and power dissipation was not a design criteria but an afterthought. This design paradigm should be changed, as power is emerging as the most critical design constraint. In VLSI design, low power design can be accomplished through many ways, for instance, process, circuit/logic design, architectural design, and etc.. In this paper, a few low power design examples, which have been used in 8 bit micro-controller core, and can be used also in 4/16/32 bit micro-controller cores, are presented in the areas of circuit, logic and architectural design. We first propose a low power guidelines for micro-controller design in SAMSUNG, and more detailed design examples are followed applying 4 specific design guidelines. The 1st example shows the power reduction through reduction of number of state clocks per instruction. The 2nd example realized the power reduction by applying RISC(Reduced Instruction Set Computer) concept. The 3rd example is to optimize the algorithm for ALU(Arithmetic Logic Unit) to lower the power consumption, Lastly, circuit cells designed for low power are described.

• 한국산업정보학회논문지
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• 제4권2호
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• pp.44-50
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• 1999

본 논문은 순환이동불변 플로우 그래프로 표시된 디지털 필터를 여러 개의 누산기 및 내부 데이터패스를 가진 파이프라인 프로세서에 최적으로 구현할 수 있는 기법에 대하여 기술하였다. 이와 관련하여 본 논문에서는 상용의 DSP 프로세서를 이용하여 다중프로세서를 구성했을 때를 고려한 스케쥴링 기법을 개발하였으며, 연구 결과는 다음의 세 가지로 요약할 수 있다. 첫째, 상용 DSP프로세서의 구조와 유사한 n개의 누산기와 3 개의 내부 데이터패스를 가지는 파이프라인 프로세서의 모델을 제시하였다. 둘째, 주어진 구조를 가지는 시스템에 순환이동불변 플로우 그래프로 표시된 디지털 필터를 구현하고자 할 때 얻을 수 있는 최소 반복 주기 및 간단한 스케쥴링 모델을 구했으며, 제약조건을 부여한 깊이 탐색기법에 바탕을 둔 최적의 스케쥴링 기법을 개발하였다. 마지막으로 본 연구에서 개발된 스케쥴러를 이용하여 잘 알려진 디지털 필터에 대하여 성능 시험을 한 결과 대부분의 경우 이론적으로 얻을 수 있는 최소의 반복 주기를 만족시켜주는 스케쥴링 결과를 얻을 수 있음을 확인하였다.

• 정보보호학회논문지
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• 제31권3호
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• pp.473-480
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• 2021

차세대 공개키 암호 고속 연산을 위해서는 목표로 하는 컴퓨터 프로세서의 구조를 활용하여 암호화 기본 연산을 최적화 구현하는 것이 중요하다. 본 논문에서는 RISC-V 프로세서 상에서 차세대 공개키 암호 고속 연산을 위해 핵심 곱셈기 연산을 최적화 구현하는 기법을 제안한다. 특히 RISC-V 프로세서의 기본 연산자를 열 기반 곱셈기 연산알고리즘에 맞추어 최적 구현해봄으로서 이전 연구와 비교 시 256-비트 곱셈의 경우 약 19% 그리고 512-비트 곱셈의 경우 약 8%의 성능 향상을 RISC-V 프로세서 상에서 달성하였다. 마지막으로 RISC-V 프로세서에서 추가적으로 제공되면 곱셈 연산 성능 향상에 도움이 될 수 있는 확장 명령어 셋에 대해서도 확인해 보도록 한다.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 1999년도 춘계종합학술대회
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• pp.39-42
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• 1999

어댑티브 어레이 안테나를 이동체에 적용하는 경우 가중계수벡터를 전파 환경의 변화에 고속 적응시킬 필요가 생긴다. 4소자 등간격 선형 어레이 안테나 시스템에 대하여 일정 진폭의 포락선을 갖는 BPSK와 FSK신호에 LMS와 Kalman filter 알고리즘을 적용한 컴퓨터 시뮬레이션 결과 LMS에 비하여 Kalman filter 알고리즘이 수렴성이 빠르고 신호의 추종성이 매우 뛰어남을 확인 할 수 있었다.

• 한국컴퓨터정보학회논문지
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• 제7권4호
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• pp.199-203
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• 2002

무선 이동체에서 어댑티브 어레이 안테나를 적용하는 경우 가중계수벡터를 전파 환경의 변화에 빠르게 적응시키는 것이 중요하다. 4소자 등간격 선형 어레이 안테나 시스템에 대하여 일정 진폭의 포락선을 갖는 BPSK신호에 LMS 와 RLS 알고리즘을 컴퓨터 시뮬레이션에 적용시켜 본 결과 LMS 알고리즘의 수렴 특성에 비하여 RLS 알고리즘의 수렴 특성이 매우 뛰어남을 알 수 있었다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2003년도 하계종합학술대회 논문집 Ⅳ
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• pp.2335-2338
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• 2003

This paper presents a real-time PCB (Printed Circuit Board) vision inspection system. This system can detect the OPEN and SHORT of the PCB which of the line width is 150$\mu\textrm{m}$. Our PCB inspection system is based on the referential method. Since the size of the captured PCB image is very large, the image is divided into 512${\times}$512 images to apply the accurate alignment efficiently. To correct the misalignment between the reference image and the inspection image, pattern matching is performed. In order to implement the proposed algorithm in real-time, we use the SIMD instruction and the double buffering structures. Our experiential results show the effectiveness of the developed inspection algorithm.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2006년도 하계종합학술대회
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• pp.809-810
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• 2006

An H.264 algorithm is commonly used for video compression applications. This algorithm requires a large number of data computations, for example, the sum of absolute difference (SAD) operation. We analyzed H.264 reference encoding workloads. The H.264 encoding program has 8.78% SAD operation. The SAD operation is to sum up 16 difference-values in H.264 $4{\times}4$ sub-blocks. In order to accelerate SAD operations, we implemented an application specific instruction-set processor (ASIP) that can execute SAD and data transfer instructions. The proposed coprocessor has an absolute value generator and a carry save adder (CSA) unit to sum up 8 difference-values per one clock cycle. We completed SAD operation in 2 clock cycles. Experimental results show that the performance is improved by 34% of total execution time.

• 전자공학회논문지A
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• 제32A권4호
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• pp.93-102
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• 1995

This paper introduces a general purpose Associative Processor(AP) which is very efficient for search-oriented applications. The proposed architecture consists of three main functional blocks: Content-Addressable Memory(CAM) arry, row logic, and control section. The proposed AP is a Single-Instruction, Multiple-Data(SIMD) device based on a CAM core and an array of high speed processors. As an application for the proposed hardware, we present a parallel algorithm to solve a global routing problem in the layout process utilizing the processing capabilities of a rudimentary logic and the selective matching and writing capability of CAMs, along with basic algorithms such a minimum(maximum) search, less(greater) than search and parallel arithmetic. We have focused on the simultaneous minimization of the desity of the channels and the wire length by sedking a less crowded channel with shorter wire distance. We present an efficient mapping technique of the problem into the CAM structure. Experimental results on difficult examples, on randomly generated data, and on benchmark problems from MCNC are included.

• 스마트미디어저널
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• 제10권3호
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• pp.31-38
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• 2021

낙상사고는 언제, 어디에서 일어날지 예측하기 어렵다. 또한 신속한 후속 조치가 수행되지 않으면 생명의 위협으로 이어지므로 낙상사고를 자동으로 감지할 수 있는 연구가 필요하게 되었다. 자동적인 낙상사고 감지기법 중 손목에 부착된 IMU 센서를 활용한 기법은 움직임이 많아 낙상사고 검출이 어렵지만, 착용의 간편함과 접근성이 뛰어난 기법으로 인식되고 있다. 낙상 데이터 확보의 어려움을 극복하기 위해 본 연구는 KNN과 SVM과 같은 머신러닝으로 적은 데이터를 효율적으로 학습하는 알고리즘을 제안한다. 또한, 이들 수학적 분류기의 성능을 높이기 위해 본 연구에서는 주파수 공간에서 취득한 특징 데이터를 활용하였다. 제안된 알고리즘은 표준 데이터세트를 활용한 실험을 통해 모델의 파라미터와 주파수 특징 추출기의 파라미터를 다각화하여 그 영향을 분석하였다. 제안된 알고리즘은 학습 데이터를 확보하기 어려운 현실적인 문제에 적절히 대처할 수 있었다. 또한 본 알고리즘이 다른 분류기보다 경량화되어 있기 때문에 SIMD(Single Instruction Multiple Data) 처리장치 탑재가 어려운 소형 임베디드시스템에도 구현이 용이했다.