• 한국정보과학회논문지:시스템및이론
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• 제30권9호
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• pp.494-503
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• 2003

본 논문에서는 각종 전자화폐 및 신용카드를 수용할 수 있도록 WindowsCE 운영체제를 지원하고, 국제적인 표준인 ISO-7816과 호환 가능한 IC카드용 칩의 구현에 관해 기술하였으며, 고성능의 32비트 ARM720T Core와 AES(Advanced Encryption System) 암호 모듈을 내장한 IC카드 칩 의 구성 방법에 관해 제안하였다. 본 논문에서 제안한 IC카드 칩 은 T=0, T=1 프로토콜을 지원하는 6개의 ISO 7816 전용 인터페이스포함하고 있으며, 이중 2개는 사용자카드와의 인터페이스를 위해 사용되고 나머지 4개는 SAM 카드와 인터페이스를 위해 사용되도록 설계되었다. 본 논문에서 제안한 IC카드 인터페이스 칩 은 소프트웨어 기반의 인터페이스 칩 과 비교해 약 70%의 속도 향상을 얻을 수 있었으며, 하이닉스의 0.35um 공정을 이용해 제작 검증하였다.닉스의 0.35um 공정을 이용해 제작 검증하였다.

• JSTS:Journal of Semiconductor Technology and Science
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• 제17권3호
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• pp.465-472
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• 2017

Security has become one of the most important requirements for various devices for multi-sensor based embedded systems. The AES (Advanced Encryption Standard) algorithm is widely used for security, however, it requires high computing power. In order to reduce the CPU power for the data encryption of images, we propose a new image encryption module using hardware memoization, which can reuse previously generated data. However, as image pixel data are slightly different each other, the reuse rate of the simple memoization system is low. Therefore, we further apply an approximate concept to the memoization system to have a higher reuse rate by sacrificing quality. With the novel technique, the throughput can be highly improved by 23.98% with 14.88% energy savings with image quality loss minimization.

• ETRI Journal
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• 제29권6호
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• pp.820-822
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• 2007

ARIA and the Advanced Encryption Standard (AES) are next generation standard block cipher algorithms of Korea and the US, respectively. This letter presents an area-efficient unified hardware architecture of ARIA and AES. Both algorithms have 128-bit substitution permutation network (SPN) structures, and their substitution and permutation layers could be efficiently merged. Therefore, we propose a 128-bit processor architecture with resource sharing, which is capable of processing ARIA and AES. This is the first architecture which supports both algorithms. Furthermore, it requires only 19,056 logic gates and encrypts data at 720 Mbps and 1,047 Mbps for ARIA and AES, respectively.

• 한국컴퓨터정보학회논문지
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• 제16권11호
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• pp.163-171
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• 2011

RFID 시스템은 무선 주파수를 이용하기 때문에 도청, 위치 추적, 스푸핑 공격, 재전송 공격과 같은 공격에 취약하다. 이를 해결하고자 RFID 시스템의 상호 인증 기법과 암호화 기법이 활발히 연구되고 있다. 그러나, 과거 AES(Advanced Encryption Standard)를 이용한 대칭키 기반의 프로토콜은 고정키 문제와 보안 취약성을 안고 있어 본 논문에서 기존 프로토콜의 보안 취약성을 증명하고, OTP(One-Time Pad) 기법과 AES를 이용한 프로토콜을 제안하여 보안 취약점을 보완하고 연산, 하드웨어 오버헤드를 감소하고자 한다. 제안 프로토콜은 리더와 태그간 데이터를 암호화하고, 리더의 일회성 난수 사용하여 상호 인증을 한다. 그리고, S.Oh 프로토콜을 비롯한 기존 프로토콜과 비교 분석으로 보안성과 서버, 리더, 태그의 연산량 측면 등 효율성에서 상대적으로 우수함을 보인다.

• 한국통신학회논문지
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• 제38C권1호
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• pp.12-18
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• 2013

2012년 태그의 고유 식별 정보를 안전하게 숨기고, 매 세션 다른 값을 생성하기 위해서 해시함수와 AES 알고리즘을 모두 사용하는 DAP3-RS(Design of Authentication Protocol for Privacy Protection in RFID Systems)을 제안하였다. DAP3-RS 논문에서 Hash-Lock 프로토콜의 metaID가 고정되는 문제점을 AES(Advanced Encryption Standard) 알고리즘으로 해결하였고, 리더, 태그의 난수로 인증 과정을 거치기 때문에 스푸핑 공격, 재전송 공격, 트래픽 분석 등 다양한 공격에 안전하다고 주장하였다. 그러나 그의 주장과는 달리 고정된 해시 값으로 트래픽 분석이 가능하며, 리더와 태그사이의 동일한 데이터 값으로 인해 공격자임에도 불구하고 인증과정을 통과할 수 있다. 본 논문에서는 DAP3-RS가 공격자의 공격에 취약함을 증명한다. 그리고 AES 알고리즘 기반의 인증 프로토콜을 제안하고, 제안 프로토콜이 DAP3-RS에 비해 안전하고 효율적임을 증명한다.

• 전자공학회논문지CI
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• 제49권3호
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• pp.74-80
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• 2012

최근 Nakatsu는 전력파형의 정보가 충분하지 못한 환경에서 분석 성능을 향상 시키는 하드웨어 AES(Advanced Encryption Standard)에 대한 다중 라운드 CPA (Correlation Power Analysis, CPA) 분석기법을 제안하였다. 본 논문에서는 하드웨어로 구현된 DES(Data Encryption Algorithm)에 1라운드와 2 라운드를 분석하여 마스터키를 찾아내는 다중 라운드 CPA 분석 방법을 제안한다. 제안된 다중 라운드 CPA 분석 기법은 DPA Contest에서 제공한 하드웨어 DES 암호 알고리즘의 전력파형을 사용하여 시뮬레이션을 하였다. 그 결과 300개의 전력파형의 정보만으로도 마스터키의 모든 정보를 찾을 수 있었다. 또한 단일라운드 CPA 분석 기법보다 다중라운드 CPA 기법이 더 효과적으로 마스터키를 분석하는 것을 검증하였다.

• 한국인터넷방송통신학회논문지
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• 제12권6호
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• pp.83-89
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• 2012

본 논문에서는 RFID 시스템에서 개인 정보보호를 위해 보안성이 강화된 인증 프로토콜의 설계를 제안한다. 제안된 방법에서는 AES(Advanced Encryption Standard) 암호 알고리듬을 기반으로 하여 3중 CRA(challenge response authentication) 방식을 사용한다. 또한, 개선된 인증 메카니즘의 실현을 위해 기존의 ISO/IEC 18000-3 표준을 수정한 3종류의 프로토콜 프레임 패킷 형식을 제안한다. 보안성 비교를 통하여 제안한 알고리듬이 보다 보안성이 강인함을 제시하였으며, 제안한 프로토콜의 검증을 위해 RFID Tag을 위한 디지털 Codec을 설계하였다. 설계된 Codec은 Verilog HDL을 사용하였고, Xilinx Virtex XCV400E device를 사용하여 합성을 수행하였다. 시뮬레이션 결과를 통하여 제안한 프로토콜이 안정성 향상과 함께 정확히 동작함을 보였다.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2002년도 춘계종합학술대회
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• pp.257-260
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• 2002

차세대 블록 암호 표준인 AES(Advanced Encryption Standard) Rijndael(라인달) 암호 프로세서를 설계하였다. 라운드 변환블록 내부에 서브 파이프라인 단계를 삽입하여 현재 라운드의 후반부 연산과 다음 라운드의 전반부 연산이 동시에 처리되도록 하였으며, 이를 통하여 암.복호 처리율이 향상되도록 하였다. 라운드 처리부의 주요 블록들이 암호화와 복호화 과정에서 하드웨어 자원을 공유할 수 있도록 설계함으로써, 면적과 전력소비가 최소화되도록 하였다. 128-b/192-b/256-b의 마스터 키 길이에 대해 라운드 변환의 전반부 4 클록 주기에 on-the-fly 방식으로 라운드 키를 생성할 수 있는 효율적인 키 스케줄링 회로를 고안하였다. Verilog HDL로 모델링된 암호 프로세서는 Xilinx FPGA로 구현하여 정상 동작함을 확인하였다. 0.35-$\mu\textrm{m}$ CMOS 셀 라이브러리로 합성한 결과, 약 25,000개의 게이트로 구현되었으며, 2.5-V 전원전압에서 220-MHz 클록으로 동작하여 약 520-Mbits/sec의 성능을 갖는 것으로 예측되었다.

• ETRI Journal
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• 제33권3호
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• pp.434-442
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• 2011

This paper presents a practical differential fault analysis method for the faulty Advanced Encryption Standard (AES) with a reduced round by means of a semi-invasive fault injection. To verify our proposal, we implement the AES software on the ATmega128 microcontroller as recommended in the standard document FIPS 197. We reduce the number of rounds using a laser beam injection in the experiment. To deduce the initial round key, we perform an exhaustive search for possible key bytes associated with faulty ciphertexts. Based on the simulation result, our proposal extracts the AES 128-bit secret key in less than 10 hours with 10 pairs of plaintext and faulty ciphertext.

• 컴퓨터교육학회논문지
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• 제14권4호
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• pp.53-61
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• 2011

최근 급변하고 있는 시대에 맞춰 IT 관련 분야에서는 정보보호에 대한 중요성이 강조되고 있다. 정보보호 관련 기관에서는 관련 정책을 통해 개인정보보호 및 보안의 중요성을 강조하고 있지만, 아직까지 일부 업체나 개인 사용자들은 보안 의식이 매우 저조한 수준이다. 이에 본 논문에서는 사용자들의 보안의식을 제고시키기 위하여 대칭 블록 암호인 AES를 이용한 학습 프로그램을 개발하여 사용자들이 암호 알고리즘에 대해 쉽게 이해할 수 있도록 한다. 즉, AES 암호 알고리즘 교육용 학습 프로그램을 통해 암호화 및 복호화 되는 과정을 직접 확인할 수 있어 AES 암호에 대한 관심을 유발하고 정보보호에 대한 의식을 제고시키고자 한다.