• 대한전기학회논문지:시스템및제어부문D
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• 제50권12호
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• pp.584-589
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• 2001

This paper presents an implementation method of multi-channel synchronized phasor measurement device, which is based on the ASIC implementation of the sliding-DFT. A time-shared multiplier structure is proposed to minimize the number of gates required for the implementation. The design is verified by the timing simulation of its operation. The effect of coefficient approximation in the recursive implementation of the sliding-DFT is analytically derived and verified with the computer simulations.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2000년도 추계종합학술대회 논문집(1)
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• pp.109-112
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• 2000

The satellite communications are expected to play an important role to provide broadband multimedia services in the 21st century. According to this requirements, this paper describes the design and implementation of ATM-based high speed satellite modem ASIC chipset. The ASIC chip consists of three main parts, CODEC, Modulator and Demodulator. It supports burst and continuous mode operation with TDMA frame consisted of Reference bursts, Inbound burst, and Traffic burst. The maximum transmission rate is OC-3 (155Mbps) and the maximum operating clock speed is 220MHz. This ASIC chip was implemented with 0.25um CMOS technology.

• 한국산업융합학회 논문집
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• 제2권2호
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• pp.103-108
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• 1999

The paper describes a implementation of space vector pulse-width modulation voltage source inverter and interfacing of DSP using field programmable gate array(FPGA) for a induction motor vector control system. The implemented chip is included logic circuits for SVPWM, dead time compensation and speed detection using Quick Logic, QLl6X24B. The maximum operating frequency and delay time can be set to 110MHz and 6 nsec. The designed Application Specific Integrated Circuit(ASIC) for SVPWM can be incorporated with a digital signal processing to provide a simple and effective solution for high performance induction motor drives with a voltage source inverter. Simulation and implementation results are shown to verify the usefulness of ASIC in a motor drive system and power electronics applications.

• 한국정보통신학회논문지
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• 제22권1호
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• pp.1-8
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• 2018

최근 합성곱 신경망은 컴퓨터 비전에 관련된 여러 분야에서 높은 성능을 보여 주고 있으나 합성곱 신경망이 요구하는 많은 연산양은 임베디드 환경에 도입되는 것을 어렵게 하고 있다. 이를 해결하기 위해 ASIC이나 FPGA를 통한 합성곱 신경망의 구현에 많은 관심이 모이고 있고, 이러한 구현을 위해서는 효율적인 고정 소수점 표현이 필요하다. 고정 소수점 표현은 ASIC이나 FPGA에서의 구현에 적합하나 합성곱 신경망의 성능이 저하될 수 있는 문제가 있다. 이 논문에서는 합성곱 계층과 배치(batch) 정규화 계층에 대해 고정 소수점 표현을 분리해서, ResNet-50 합성곱 신경망의 합성곱 계층을 표현하기 위해 필요한 비트 수를 16비트에서 10비트로 줄일 수 있게 하였다. 연산이 집중되는 합성곱 계층이 더 간단하게 표현되므로 합성곱 신경망 구현이 전체적으로 더 효율적으로 될 것이다.

• 한국통신학회논문지
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• 제26권7B호
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• pp.1006-1012
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• 2001

본 논문에서는 다른 클럭원들을 갖는 서로 다른 오실레이터에 의해 발생된 비동기 클럭을 입력으로 받아 동기신호로 변환시키는 기능과 그 중 어느 한 클럭이 동작하지 않더라도 동작하는 클럭을 계속 유지하여 클럭 중단의 위험을 제거한 안전모드를 추가한 기능의 구현을 기술한다. 특히, 통신 분야에서 ASIC으로 Chip을 개발할 때 다중 클럭의 사용은 필연적이며 비동기 신호를 동기신호로 변환하는 기능의 구현은 기본적이면서도 중요한 부분이다. 이 회로는 VHDL로 구현이 되었으며 다중 클럭 관련 ASIC 구현에 기본적으로 응용이 가능하다.

• 대한전기학회:학술대회논문집
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• 대한전기학회 1999년도 하계학술대회 논문집 F
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• pp.2758-2760
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• 1999

ASIC chip design for motor control has been a subject of increasing interest since effective system-on-a-chip design methodology was developed. This paper investigates the design and implementation of ASIC chip for speed control of induction motor using VHDL which is a standarded hardware description language. The presented system is implemented using a simple electronic circuit based on FPGA.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 1998년도 하계종합학술대회논문집
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• pp.82-85
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• 1998

Because ATM was originally designed for the optical fiber environment with bit error rate(BER) of 10-11, it is difficult to maintain ATM cell extraction capability in wireless environment where BER ranges from 10-6 to 10-3. Therefore, it must be proposed the algorithm of ATM cell extraction in wereless environment. In this paper, the frame structure and synchronization algorithm satisfyling the above condition are explained, and the new ASIC implementation method of this algorithm is proposed. The known method using shift register needs so many gates that it is not suitable for ASIC implementation. But in the proposed method, a considerable reduction in gate count can be achieved by using random access memory.

• 한국통신학회논문지
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• 제27권10C호
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• pp.980-986
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• 2002

하나의 클럭원으로 동기 되는 고속의 데이터 통신 시스템에서, 데이터와 클럭 사이의 다른 라우팅 경로나, 부품들의 다른 전달지연시간 또는 외부 잡음에 의한 데이터나 클럭의 불안정한 위상과 같은 여러 이유들로 인해 데이터를 잃어버릴 수가 있다. 본 논문에서는 이렇게 잃어버린 데이터를 탐지하고 원래의 데이터로 복원하여 보상 출력하는 기능을 갖는 디지털 회로를 제안하고 구현을 기술한다. 특히, 이러한 보상회로는 광 분야등과 같이 고속의 데이터 전송을 위한 통신 시스템에서 강한 안정성을 가지며 BER개선에 상당히 크게 영향을 준다. 이 회로는 Verilog HDL로 구현이 되었으며 통신 및 데이터 전송관련 디지털 ASIC구현에 기본적으로 응용이 가능하다.

• 한국통신학회논문지
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• 제21권8호
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• pp.1885-1896
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• 1996

This paper describes the implementation of the AVT(Automatic video Tracker) using ASIC. The basic tracking algorithm is based on the spatio-temporal gradient method, and adaptive window sizing, track state decision algorithm were also realized. Newly developed ASIC performs recursive image filtering, extraction of spatio-temporal gradient/gradient functions of image in field rate. Using the FPGA/ASIC, the tracker was simply realized in one board type which can be easily applied to various image system. We conformed ASIC operation by computer simulation and tested the system in real tracking situations. From the result, the system can track the moving target which has a velocity of 2-3 pixel/field and a size of varying from 2 to 128 pixes. Also fast refresh rateof motion estimation(60Hz) improves the characteristics of servoing system which forms feedback loop with the tracker.

• 전력전자학회:학술대회논문집
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• 전력전자학회 2002년도 전력전자학술대회 논문집
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• pp.439-442
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• 2002

전력선을 이용하여 신뢰성 높은 데이터 통신을 하기 위해서는 다양한 변복조 방법 및 채널코딩의 적용이 필요하다. 본 논문에서는 이러한 변복조 및 채널코딩중에서 FSK 변복조와 HDLC코딩 방식을 적용하여 데이터 통신 시 발생하는 신호감쇠와 잡음을 제거하고, 신뢰성 있는 데이터 전송환경을 구축하기 위해 전력선 통신용 모뎀을 CPLD를 바탕으로 한 ASIC으로 구현하고 실제환경에 적용하였다.