• 한국산학기술학회논문지
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• 제17권3호
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• pp.699-707
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• 2016

중앙처리장치를 중심으로 하는 각종 내장형 시스템은 현재 각종 산업에 매우 광범위하게 쓰이고 있다. 특히 사물인터넷 등의 deeply embedded (심층 내장형) 시스템은 저비용, 소면적, 저전력, 빠른 시장 출시, 높은 코드 밀도 등을 요구한다. 본 논문에서는 이러한 요구 조건을 만족시키는 중앙처리장치를 제안하고, 이를 중심으로 한 시스템온칩 플랫폼을 소개한다. 제안하는 중앙처리장치는 16 비트라는 짧은 명령어로만 이루어진 확장형 명령어 집합 구조를 갖고 있어 코드 밀도를 높일 수 있다. 그리고, 다중사이클 아키텍처, 카운터 기반 제어 장치, 가산기 공유 등을 통하여 로직 게이트가 차지하는 면적을 줄였다. 이 코어를 중심으로, 코프로세서, 명령어 캐시, 버스, 내부 메모리, 외장 메모리, 온칩디버거 및 주변 입출력 장치들로 이루어진 시스템온칩 플랫폼을 개발하였다. 개발된 시스템온칩 플랫폼은 변형된 하버드 구조를 갖고 있어, 메모리 접근 시 필요한 클락 사이클 수를 감소시킬 수 있었다. 코어를 포함한 시스템온칩 플랫폼은 상위 언어 수준과 어셈블리어 수준에서 모의실험 및 검증하였고, FPGA 프로토타이핑과 통합형 로직 분석 및 보드 수준 검증을 완료하였다. $0.18{\mu}m$ 디지털 CMOS 공정과 1.8V 공급 전압 하에서 ASIC 프론트-엔드 게이트 수준 로직 합성 결과, 50MHz 동작 주파수에서 중앙처리장치 코어의 논리 게이트 개수는 7700 수준이었다. 개발된 시스템온칩 플랫폼은 초소형 보드의 FPGA에 내장되어 사물인터넷 분야에 응용된다.

• 전자공학회논문지
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• 제50권5호
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• pp.83-93
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• 2013

최근 영상처리 응용의 일환으로 객체 추적 시스템에 많이 활용되는 SURF 알고리즘의 경우 영상의 회전 및 크기 변화에 강인한 특이점을 추출한다는 특징이 있지만 연산이 복잡하고 연산량이 많아 임베디드 환경에서 IP로 사용되기 위해서는 하드웨어 가속기 개발이 필수적이다. 하지만 이 때 요구되는 내부 메모리 사이즈가 매우 크기 때문에 ASIC이나 SoC 시스템으로 개발 할 때 칩 회로 사이즈가 커서 IP의 가치를 떨어뜨리게 된다. 본 논문에서는 하드웨어 가속기 개발 시 회로면적에 효율적인 설계를 위해 내부 블록메모리 사용량을 줄이고 외부 메모리와 DMA를 사용하여 세분화된 Sub-IP 구조로 설계하는 것에 대해 연구하고 간단한 객체 추적 알고리즘을 개발하여 그 결과를 적용하였다. ARM Cortex-M0, AHB-lite, APB, DMA, SDRAM Controller로 구성된 시스템 환경에서 실험 결과 VGA(640x480)영상에서 SURF 알고리즘의 처리속도는 약 31frame/sec, 블록 메모리의 크기는 81Kbytes, 30nm 공정에서 회로의 크기는 약 74만 게이트 크기로 SoC 칩의 하드웨어 IP로 활용이 가능하였다. SURF와 비슷한 영상처리 알고리즘에서도 본 논문에서 제안하는 설계방법을 적용하면 타겟 어플리케이션에 효율적인 하드웨어 설계를 할 수 있을 것으로 기대된다.

• 한국통신학회논문지
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• 제30권2A호
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• pp.137-146
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• 2005

SoC 설계 복잡도의 증가로 인한 설계 비용 감소 및 짧은 time-to-market의 만족을 위해 IP에 기반한 설계 방식이 사용되고 있다. 기존에 설계 검증된 IP를 사용할 경우 시스템 버스와의 통신을 가능하게 하는 인터페이스 회로를 설계해 주어야 하며, 설계 비용을 감소시키기 위해서는 인터페이스 회로의 자동생성이 요구된다. 본 논문에서는 IP프로토콜을 기술하는 방법과 이 기술을 통하여 IP의 프로토콜 제어를 위한 FSM(Finite State Machine)을 생성하여 버스와의 인터페이스 회로를 자동생성하는 방법을 제안한다. 제안한 시스템에서는 프로토콜 분석의 어려움을 줄이기 위해 표준화된 버스의 FSM을 라이브러리화 하였다. 제안된 방법으로 AMBA AHB에 사용되는 슬레이브 형태 IP의 인터페이스 회로를 자동생성한 결과 매뉴얼로 설계한 인터페이스 회로에 비해 면적은 4.5%의 증가를 보였다. 100 Mhz의 버스 동작 속도와 34 Mhz의 슬레이브 모듈의 동작 속도 환경에서 16개의 32 비트 데이터를 버스트 모드로 전송시 latency는 평균 7.1%의 증가를 보였으나, 시스템 버스의 점유는 평균 64.9% 정도로 감소하였다. 본 논문에서 제안한 시스템을 사용하여 시스템 버스의 효율을 증가한 인터페이스 회로를 생성해 낼 수 있다.