• 한국정보통신학회:학술대회논문집
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• 한국정보통신학회 2022년도 춘계학술대회
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• pp.115-117
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• 2022

화이트박스 암호 기법은 암호 키 정보를 소프트웨어 기반 암호화 알고리즘에 섞어 암호 키의 노출을 막는 방식이다. 화이트박스 암호 기법은 허가되지 않은 역공학 분석으로 메모리에 접근하여 기밀 데이터와 키를 유추하기 어렵게 만들어서 종래의 하드웨어 기반의 보안 암호화 기법을 대체하는 기술로 주목받고 있다. 하지만, 암복호화 과정에서 연산 결과와 암호 키를 숨기기 위해 크기가 큰 룩업테이블을 사용하기 때문에 암복호 속도가 느리고, 메모리 사이즈가 커지는 문제가 발생한다. 특히 최근 저가, 저전력, 경량의 사물인터넷 제품들은 제한된 메모리 공간과 배터리 용량 때문에 화이트박스 암호을 적용하기 어렵다. 또한, 실시간 서비스를 지원해야 하는 네트워크 환경에서는 화이트박스 암호의 암복호화 속도로 인해 응답 지연 시간이 증가하여 통신 효율이 열화된다. 따라서 본 논문에서는 S.Chow가 제안한 AES 기반 화이트박스(WBC-AES)를 사용하여 속도와 메모리 요구조건을 만족할 수 있는지 실험 결과를 토대로 분석한다.

• 한국정보통신학회논문지
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• 제11권7호
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• pp.1332-1340
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• 2007

본 논문에서는 휴대인터넷 와이브로 (WiBro) 시스템의 보안계층 중 암호 키 (Traffic Encryption Key; TEK)를 암호 복호하는 key wrap/unwrap 알고리듬의 효율적인 하드웨어 설계에 대해 기술한다. 설계된 key wrap/unwrap 코어 (WB_KeyWuW)는 AES (Advanced Encryption Standard) 알고리듬을 기반으로 하고 있으며, 128비트의 TEK를 128비트의 KEK (Key Encryption Key)로 암호화하여 192비트의 암호화된 키를 생성하고, 192비트의 암호화된 키를 복호화하여 128비트의 TEK로 복호하는 기능을 수행한다. 효율적인 하드웨어 구현을 위해 라운드 변환 블록에 하드웨어 공유기법을 적용하여 설계하였으며, 또한 하드웨어 복잡도에 가장 큰 영향을 미치는 SubByte/InvSubByte 블록을 체 변환 방법을 적용하여 구현하였다. 이를 통해, LUT (Lookup Table)로 구현하는 방식에 비해 약 25%의 게이트 수를 감소시켰다. Verilog-HDL로 설계된 WB_KeyWuW 코어는 약 14,300개의 게이트로 구현되었으며, 100-MHz@3.3-V의 클록으로 동작하여 $16{\sim}22-Mbps$의 성능이 예상되어 와이브로 시스템 보안용 하드웨어 구현을 위한 IP로 사용될 수 있다.

• 정보처리학회논문지:컴퓨터 및 통신 시스템
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• 제8권9호
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• pp.225-230
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• 2019

최근 사물인터넷 기술의 발전과 함께 하드웨어 디바이스에서 측정하는 센싱 데이터를 보호하기 위해 다양한 방식의 암호화 알고리즘을 채택하고 있다. 그 중 전 세계에서 가장 많이 사용하는 암호화 알고리즘인 AES(Advanced Encryption Standard) 또한 강력한 안전성을 바탕으로 많은 디바이스에서 사용되고 있다. 하지만 AES 알고리즘은 DPA(Differential Power Analysis), CPA(Correlation Power Analysis) 같은 부채널 분석 공격에 취약하다는 점이 발견되었다. 본 논문에서는 부채널 분석 공격 대응방법 중 가장 널리 알려진 마스킹 기법을 적용한 AES 알고리즘의 소프트웨어 최적화 구현 기법을 제시한다.

• 대한전기학회:학술대회논문집
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• 대한전기학회 2004년도 학술대회 논문집 정보 및 제어부문
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• pp.132-134
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• 2004

This paper proposes partial image encryption system for secure transmission of images. Partial image encryption is suitable for real-time processing purpose of multimedia data that needs compression and encryption. Compression part uses modified SPIHT algorithm and encryption part uses AES. Partial image encryption is significant reduction in encryption time in comparison with whole image encryption.

• 전기학회논문지P
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• 제60권4호
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• pp.262-266
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• 2011

In high data-rate communication systems, encryption/decryption must be processed in high speed. In this paper, we implement CCM security mode which is the basis of security. Specifically, we combine CCM with AES block encryption algorithm in hardware. With the combination, we can carry out encryption/decryption as well as data transmission/reception simultaneously without reducing data-rate, and we keep low-power consumption with high speed by optimizing CCM block.

• 대한전자공학회논문지SD
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• 제45권8호
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• pp.67-74
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• 2008

다양한 하드웨어 공유 및 최적화 방법을 적용하여 저면적/고성능 AES(Advanced Encryption Standard) 암호/복호 프로세서를 설계하였다. 라운드 변환블록 내부에 암호연산과 복호연산 회로의 공유 및 재사용과 함께 라운드 변환블록과 키 스케줄러의 S-Box 공유 등을 통해 회로 복잡도가 최소화되도록 하였으며, 이를 통해 S-Box의 면적을 약 25% 감소시켰다. 또한, AES 프로세서에서 가장 큰 면적을 차지하는 S-Box를 합성체 $GF(((2^2)^2)^2)$ 연산을 적용하여 구현함으로써 $GF(2^8)$ 또는 $GF((2^4)^2)$ 기반의 설계에 비해 S-Box의 면적이 더욱 감소되도록 하였다. 64-비트 데이터패스의 라운드 변환블록과 라운드 키 생성기의 동작을 최적화시켜 라운드 연산이 3 클록주기에 처리되도록 하였으며, 128비트 데이터 블록의 암호화가 31 클록주기에 처리되도록 하였다. 설계된 AES 암호/복호 프로세서는 약 15,870 게이트로 구현되었으며, 100 MHz 클록으로 동작하여 412.9 Mbps의 성능이 예상된다.

• 정보보호학회논문지
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• 제24권6호
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• pp.1065-1078
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• 2014

IPSec 기반의 VPN에서는 데이터의 암호화 안전성 및 성능을 고려하였을 때 대칭키 기반의 AES 알고리즘의 성능이 가장 우수하다고 할 수 있다. 하지만 IPSec 기반 VPN에서 AES 알고리즘을 사용할 때 VPN의 성능은Cavium Networks사의 OCTEON Card 시리즈 같은 고가의 하드웨어 암호화 가속화 카드를 사용해도 동일한 하드웨어를 사용하는 방화벽의 절반의 성능도 내지 못하는 것을 알 수 있다. 2008년 인텔에서는 인텔 CPU에서 AES 알고리즘의 성능을 향상시키기 위해 AES-NI 7개의 명령어 집합을 발표하였다. 본 논문에서는 인텔 CPU의 AES-NI 7개의 명령어 집합을 사용 할 경우 IPSec 기반 VPN에서 실제로 성능이 얼마나 향상되는 지 검증 한다.

• 한국정보전자통신기술학회논문지
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• 제3권2호
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• pp.58-63
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• 2010

암호화 작업은 많은 연산시간을 요한다. 본 논문에서는 암호화에 수반되는 연산시간을 분석하기 위해 평문의 압축과 가변의 블록 크기, 라운드 횟수의 사용자 설정 및 단계별 작업과정의 선택적 적용 등의 네 가지 원리에 기초해서 AES 구조를 확장하였다. 실험은 C++로 수행하였으며 실험을 통해 최적의 입력 블록 크기를 도출하였다.

• 전기전자학회논문지
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• 제18권2호
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• pp.198-205
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• 2014

정보화 기술의 발전에 따라 웨어러블 장치, 휴대용 장치, RFID와 같은 소형 애플리케이션에 대한 관심이 증가하고 있고, 여기에 적용하기 위한 소형 암호화 회로의 중요성이 강조되고 있다. 본 논문에서는 소형 애플리케이션에 적합한 AES 기반 암호화 회로를 제안한다. 제안하는 회로에서는 저장 공간의 최소화, 연산 자원의 공유를 통해서 크기를 최소화 하였다. 제안하는 회로는 $8{\times}16$ 비트 크기의 SRAM 두 개를 사용하였으며, 65nm 표준 셀 라이브러리를 이용하여 합성한 결과 2,241 개의 게이트로 구현되었고, 처리 속도는 초당 50.57M 비트이다. 따라서 저면적 암호화 회로를 필요로 하는 다양한 애플리케이션에 적용하여 사용할 수 있다.

• 한국항행학회논문지
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• 제23권5호
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• pp.339-344
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• 2019

정보통신 기술 발전에 따른 데이터 보안 위협의 상승에 대비하기 위하여 유도탄 점검 장비에 저장된 자료의 안전성을 보장할 수 있는 기술은 중요하다. 이를 위하여 자료가 누출 되더라도 복원할 수 없게 데이터 저장 시 암호화를 수행하여야 하고, 해당 데이터를 복호화한 후에도 무결성이 보장되어야 한다. 본 논문에서는 데이터 저장 시 대칭키 암호시스템인 AES 알고리즘을 유도탄 점검장비에 적용하고, 각 AES의 각 비트 별 데이터 양에 따른 암호화 복호화 시간을 측정하였다. 또한 기존 점검 시스템에 AES Rijndael 알고리즘을 구현하여 암호화 수행으로 인한 영향을 분석하였고 제안한 암호화 알고리즘을 기존 시스템에 적용하는 것이 적합한지 확인 하였다. 용량별 / 알고리즘 비트수별로 분석한 결과 제안한 알고리즘 적용이 시스템 운용에 영향 없음을 확인하였고, 최적의 알고리즘을 도출할 수 있었다. 추가로 복호화 결과를 초기 데이터와 비교하였고, 해당 알고리즘이 데이터 무결성을 보장할 수 있음을 확인할 수 있었다.