• The Journal of the Korea institute of electronic communication sciences
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• v.12 no.2
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• pp.267-272
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• 2017

In this paper, we suggested that a RF-front module of down-converter that represents the lowest noise figure to receive high quality video signals because the attenuation occurs in the atmosphere over 20GHz. By budget analysis of CDR, SFDR and CIP3 of RF-FEM, we also analyzed the parameters and linearity that presents high dynamic range. The total gain of designed Ka-band down-converter is 61.8dBand noise figure is 1.05dB, so gain and noise figures show excellent properties. In the future, the designed RF-FEM will be applied to the Ka-band satellite down-converter for UHD-class video transmission.

• Journal of the Institute of Electronics and Information Engineers
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• v.50 no.6
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• pp.145-155
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• 2013

In this paper, we proposed a $4{\times}4$ block parallel architecture of interpolation for high-performance H.264/AVC Fractional Motion Estimation in 8K UHD($7680{\times}4320$) video real time processing. To improve throughput, we design $4{\times}4$ block parallel interpolation. For supplying the $10{\times}10$ reference data for interpolation, we design 2D cache buffer which consists of the $10{\times}10$ memory arrays. We minimize redundant storage of the reference pixel by applying the Search Area Stripe Reuse scheme(SASR), and implement high-speed plane interpolator with 3-stage pipeline(Horizontal Vertical 1/2 interpolation, Diagonal 1/2 interpolation, 1/4 interpolation). The proposed architecture was simulated in 0.13um standard cell library. The gate count is 436.5Kgates. The proposed H.264/AVC Fractional Motion Estimation can support 8K UHD at 30 frames per second by running at 187MHz.

• Proceedings of the Korean Society of Broadcast Engineers Conference
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• 2009.11a
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• pp.57-58
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• 2009

최근 MPEG에서 HD(High Definition) 해상도 이상의 초고해상도 비디오를 위한 HVC(High-performance Video Coding) 표준화에 대하여 논의가 되고 있다. 이런 흐름 속에서 ETRI에서 보유중인 베리어 방식의 CCD를 사용하여 NHK에서 제작된 RG1G2B 4K 영상은 dark current error, bias error, flat error 등에 의한 영상 자체의 열화가 많아 HVC 연구를 위한 영상으로 사용되기에는 무리가 많다. 가장 이상적인 해결방안은 NHK에서 제작한 카메라 자체에 열화제거를 위한 장치들을 설치하여 규칙적인 열화를 제거한 영상을 확보하는 것이지만, 특수 제작된 카메라여서 이 방법은 불가능하다. 본 논문은 이 NHK의 영상을 wavelet 기반의 denoise filter를 응용하여 영상의 열화를 일정부분 제거하면서 영상의 디테일이 최대한 유지되도록 하여, 기존의 영상보다 깔끔한 8K UHD 영상을 획득하는 방안을 제시한다.

• Journal of the Korea Institute of Information and Communication Engineering
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• v.19 no.1
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• pp.178-184
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• 2015

This paper proposes a hardware architecture for high performance Deblocking filter(DBF) in High Efficiency Video Coding for UHD(Ultra High Definition) videos. This proposed hardware architecture which has less processing time has a 4-stage pipelined architecture with two filters and parallel boundary strength module. Also, the proposed filter can be used in low-voltage design by using clock gating architecture in 4-stage pipeline. The segmented memory architecture solves the hazard issue that arises when single port SRAM is accessed. The proposed order of filtering shortens the delay time that arises when storing data into the single port SRAM at the pre-processing stage. The DBF hardware proposed in this paper was designed with Verilog HDL, and was implemented with 22k logic gates as a result of synthesis using TSMC 0.18um CMOS standard cell library. Furthermore, the dynamic frequency can process UHD 8k($7680{\times}4320$) samples@60fps using a frequency of 150MHz with an 8K resolution and maximum dynamic frequency is 285MHz. Result from analysis shows that the proposed DBF hardware architecture operation cycle for one process coding unit has improved by 32% over the previous one.

• Proceedings of the Korean Society of Broadcast Engineers Conference
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• 2014.06a
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• pp.163-165
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• 2014

In this paper, we propose a world's first programmable video processing platform for video quality enhancement of 8K ($7680{\times}4320$) UHD (Ultra High Definition) TV at 60 frames per second. To support huge computation and memory bandwidth of video quality enhancement for 8K resolution, the proposed platform has unique features like symmetric multi-cluster architecture for data partitioning, ring data-path between clusters to support data pipelining, on-the-fly processing architecture to reduce DDR bandwidth, flexible hardware to accelerating common kernel in video enhancement algorithms. In addition to those features, general programmability of SRP (Samsung reconfigurable processor) as main core of the proposed platform makes it possible to upgrade continuously video enhancement algorithm even after the platform is fixed. This ability is very important because algorithms for 8K DTV is under development. The proposed sub-system has been embedded into SoC (System on Chip) and new 8K UHD TV using the programmable SoC is expected at CES2015 for the first time in the world.

• Proceedings of the Korean Society of Broadcast Engineers Conference
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• 2014.11a
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• pp.77-80
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• 2014

멀티미디어 기술의 보급 확산 및 급속한 발전으로 새로운 영상 압축 기술인 HEVC(High Efficiency Video Coding) 고화질 영상 압축 표준을 탄생시켰으며, 사용자 또한 대형 화면에 대한 선호도가 높아지고 있다. 그 결과 기존의 HD급 영상보다 4배 이상, 16배까지 선명한 초고화질 UHD(Ultra High Definition) 영상 서비스가 차세대 방송기술로 새롭게 주목받고 있다. 또한 JPEG 2000 압축도 기존 처리된 $4096{\times}4096$ 픽셀 이미지를 넘어 초고화질 해상도 이미지(8K : $7680{\times}4320$ 혹은 $8192{\times}4320$ 픽셀)를 처리 지원을 하고 있다. 따라서 초고화질 이미지의 획득 및 저장을 위해서는 고속의 처리 기술이 필요하다. 이에 본 논문은 초고화질 해상도 이미지의 고속 처리를 위한 병렬처리 기술에 대해 단계적 연구를 실행하며, 이를 위하여 1차적으로. JPEG 2000의 처리 과정을 살펴보고 전처리 단계인 색공간 변환 알고리즘 적용을 위하여 사용자 정의의 쓰레드 기반 고속처리를 수행하였다. 실험 결과 기존의 처리보다 사용자 정의 기반 쓰레드 고속처리가 초고화질 해상도 이미지(UHD 8K : $7680{\times}4320$)를 기준으로 최대 15배의 성능 향상의 결과를 보여주었다.

• Journal of Broadcast Engineering
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• v.14 no.5
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• pp.589-600
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• 2009

This paper is ready to change a trend of a ultra high definition (UHD) video image, and it will contribute to improve the performance of the latest H.264 through the Uni-directional $8{\times}8$ intra-prediction idea which is based on developing a intra prediction compression. The Uni-directional $8{\times}8$ intra prediction is focused on a $8{\times}8$ block intra prediction using $4{\times}4$ block based prediction which is using the same direction of intra prediction. This paper describes that the uni-directional $8{\times}8$ intra-prediction gets a improvement around 7.3% BDBR only in the $8{\times}8$ block size, and it gets a improvement around 1.3% BDBR in the H.264 applied to the multi block size structures. In the case of a larger image size, it can be changed to a good algorithm. Because the video codec which is optimized for UHD resolution can be used a different block size which is bigger than before(currently a minimum of $4{\times}4$ blocks of units).

• Proceedings of the Korean Society of Broadcast Engineers Conference
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• 2010.07a
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• pp.227-230
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• 2010

본 논문은 디지털 케이불망에서 초고선명 TV(Ultra High Definition TV) 서비스를 위한 100Mbps급 1024-QAM 전송시스템 개발에 관하여 기술한다. 8K-UHD TV(해상도 7680x4320) 콘텐츠 전송을 위해서는 l개의 프로그램당 약 100-160Mbps의 대용량 데이터 전송률이 확보되어야 하며. 이러한 대용량 데이터 전송을 위해 타매체에 비해 상대적으로 전송채널 환경이 우수한 디지털 케이블망(HFC:Hybrid Fiber and Coaxial)을 이용한 대용량 실감데이터 전송기술에 대한 연구가 주목받고 있다. 본 논문에서는 이와 같은 UHD 실감콘텐즈 전송을 위하여, OpenCable(J.83 Annex B) 확장형 1024-QAM 송수신기술 및 방송망 채널본딩기법을 적용한 100Mbps급 송수신 기술개발에 대한 내용을 기술한다.

• Proceedings of the Korean Society of Broadcast Engineers Conference
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• 2009.11a
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• pp.59-62
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• 2009

본 논문에서는 UHDTV(Ultra HDTV)를 위한 MPEG-2 TS(Transport Stream)의 다중화 기법 및 다중화 SW 툴의 설계 및 구현에 대해서 기술한다. 대용량의 UHD 비디오를 처리하기 위해서는 당분간 병렬처리에 기반한 코덱 구현이 불가피하며 이로 인해 다수의 비디오 비트스트림 간의 동기화 및 다중화가 요구된다. 본 논문에서는 4K(또는 8K) 해상도의 UHD 비디오가 4개의 화면으로 분할되어 각각 H.264/AVC로 부호화되고, 2 개의 5.1 채널의 오디오가 AC-3로 부호화되는 병렬처리 기반의 UHDTV의 TS 다중화를 고려한다. H.264/AVC를 전송하기 위한 MPEG-2 시스템(Systems) 확장 규격과 AC-3를 다중화하기 위한 ATSC 규격에 따라 PES 패킷화 및 TS 다중화 툴을 설계한다. 본 논문의 다중화 툴은 타이밍 모델을 만족하도록 T-STD(TS Systems Target Decoder)에 정의된 버퍼들의 상태를 모니터링 하면서 다중화 스케쥴링을 수행하고 한 TS 패킷의 전송 시간 단위로 H/W의 실시간 처리를 에뮬레이션(emulation) 한다. 또한 전체 다중화 구조에 있어서 재다중화(Re-multiplexing)의 포함 여부에 따른 장단점에 대해서 고찰한다. 상용 검증 툴 및 재생 툴을 통하여 구현한 TS 다중화 툴의 규격의 적합성 및 그 기능을 검증한다.

• Proceedings of the Korean Society of Broadcast Engineers Conference
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• 2013.06a
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• pp.113-116
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• 2013

최근 방송, 의료, 우주산업, 게임, UCC, 핸드폰 등 여러 사업 분야에 걸쳐 실제에 근접한 영상을 요구하고 있고 이것은 3D와 Ultra High Definition (UHD) 영상의 출현으로 현실화 되고 있다. UHD 급에 걸맞는 압축률을 위해 Joint Collaborative Team on Video Coding (JCT-VC) 에서는 MPEG-4 Part 10 AVC/H.264를 뒤이을 차세대 코덱으로 High Efficiency Video Coding (HEVC) 를 개발을 시작했다. HEVC는 기존 MPEG-4 Part 10 AVC/H.264코덱과 비교해 40%이상의 압축률을 나타내지만 복잡도 역시 상승했다. 특히 복호화기에서 복잡도는 중요한 요소이며, 역 코사인변환 (Inverse Discrete Cosine Transform, IDCT) 은 전체 복호화시간의 8% ~ 16%를 차지하는 알고리즘이다. 본 논문에서는 IDCT 의 수행시간을 줄이기 위해 병렬프로그래밍 중의 하나인 SIMD명령어를 사용하여 효율적으로 병렬화 프로그래밍을 하는 기법들을 제안한다. 본 제안 기법은 IDCT 수행시간을 평균 59% 단축하는 결과를 보였다.