• 드라이브 ㆍ 컨트롤
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• 제19권1호
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• pp.43-50
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• 2022

The aim of this study was to conduct basic research on the development of a dual-clutch transmission(DCT) and automatic transmission for agricultural tractors. The DCT layout and the DCT simulation model were developed using commercial software. Power transmission efficiency of the DCT and component power loss were analyzed to verify the developed simulation model. Power loss analysis of the components was conducted according to previous studies and ISO(International Organization for Standardization) standards. The power transmission efficiency of the DCT simulation model was 68.4-91.5% according to the gear range. The power loss in the gear, bearing, and clutch DCT system components was 0.75-1.49 kW, 0.77-2.99 kW, and 5.24-10.52 kW, respectively. The developed simulation model not include the rear axle, differential gear, final reduction gear. Therefore actual power transmission efficiency of DCT will be decreased. In a future study, an actual DCT can be developed through the simulation model in this study, and optimization design of DCT can be possible by comparing simulation results and actual vehicle test.

• 한국통신학회논문지
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• 제28권6C호
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• pp.602-608
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• 2003

본 논문에서는 고속 동영상 압축을 위한 효율적인 DCT 계산 방식을 제안한다. 본 논문은 먼저 기존 움직임 추정 및 보상 과정에서 얻어지는 SAD가 양수 항과 음수 항의 합으로 분해됨을 유도한다. 그리고 이론적 분석을 통하여 기존 DCT 계산이 양수 항의 합과 음수 항의 합에 따라 DCT 생략, Reduced_DCT1, Reduced_DCT2, 그리고 DCT의 4가지 경우들로 분류될 수 있음을 보인다. 이러한 사실에 기초하여 제안 알고리듬에서는 효율적인 DCT 계산을 위하여 4가지 유형중에 하나가 선택되어 사용되어진다. 모의 실험 결과는 복원 화질의 저하와 부가 계산량 없이 평균 25.2% 정도의 계산량 감소가 이루어짐을 보여준다.

• 대한전기학회:학술대회논문집
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• 대한전기학회 2007년도 심포지엄 논문집 정보 및 제어부문
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• pp.371-372
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• 2007

In this paper we present performance and implementation comparisons of high performance two dimensional forward and inverse Discrete Cosine Transform (2D-DCT/IDCT) algorithm and low power algorithm for $8{\times}8$ 20 DCT and quantization based on partial sum and its corresponding hardware architecture for FPGA in MPEG-4. The architecture used in both low power 20 DCT and 2D IDCT is based on the conventional row-column decomposition method. The use of Fast algorithm and distributed arithmetic(DA) technique to implement the DCT/IDCT reduces the hardware complexity. The design was made using Mentor Graphics Tools for design entry and implementation. Mentor Graphics ModelSim SE6.1f was used for Verilog HDL entry, behavioral Simulation and Synthesis. The 2D DCT/IDCT consumes only 50% of the Operating Power.

• 한국컴퓨터산업학회논문지
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• 제4권4호
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• pp.433-442
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• 2003

통신 시스템의 성능은 여러 가지 요구 조건을 고려하여 측정되어져야 한다. 이러한 목적으로 잡음 발생기는 주어진 특성을 갖는 잡음 신호를 생성하는데 사용되어진다. 최근의 연구에서 잡음 모델이 복잡한 PSD를 갖는 경우 DCT를 이용한 잡음 발생기가 기존의 잡음 발생기보다 우수한 성능을 보였다. 본 논문에서는 DCT 기반 잡음 발생기에서 DCT를 제외한 회로의 면적을 줄일 수 있는 구조와 전력을 최소화시킬 수 있는 구조를 제안한다. 모의실험에서 면적을 최소화하기 위한 구조는 61-64%의 면적을 줄였으며, 전력을 고려한 구조에서는 88-89%정도의 전력소모를 감소를 예측할 수 있다.

• 대한전자공학회논문지
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• 제27권8호
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• pp.1265-1274
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• 1990

A new classified VQ scheme for DCT coefficients(DCT-CVQ) is proposed for still image coding. DCT coefficient matrices are classified into six classes by ac coefficients that well represent edge characteristics and the distribution of ac energy in the DCT domain. To reduce the complexity of, VQ, ac transform coefficients are partitioned into several vectors, and an adaptive method is provided by making different codebook sizes for different classes. Simulation results show that this DCT-CVQ results in good subjective quality at low bit rates, and SNR is increased by about 1.5-4.0 dB in the range 0.2-0.5 bpp, when compared with other DCT-VQ coding schemes.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2001년도 추계종합학술대회
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• pp.571-574
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• 2001

본 논문에서는 코호넨 네트워크를 이용한 효과적인 적응 코딩 방법을 제안한다. 신경망을 응용한 압축법 분석을 통해 설명되는 코딩방법은 압축률을 높이기 위해서 우선 영상을 8$\times$8 부영상으로 나누고, 나눠진 모든 부영상은 DCT로 변형한다. 이들 DCT 부블럭들은 코호넨 네트워크로 N(4) 등급으로 나누어지게 되고, 비트들은 DCT 부블럭의 변수에 따라 분류된다. 그래서 N(4)비트 할당 행렬을 얻었다. 실험 결과는 시뮬레이션으로 나타내었고, 제안한 방법이 신경네트워크에서의 AC 에너지에 의해 부영상을 분류하는 것보다 우수하다는 결론을 얻을 수 있었다.

• JSTS:Journal of Semiconductor Technology and Science
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• 제16권4호
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• pp.497-505
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• 2016

The two-dimensional (2D) Discrete Cosine Transform (DCT) is used widely in image and video processing systems. The perception of human visualization permits us to design approximate rather than exact DCT. In this paper, we propose a digital implementation of 16-point approximate 2D DCT architecture based on one-dimensional (1D) DCT and Modified Gate Diffusion Input (MGDI) technique. The 8-point 1D Approximate DCT architecture requires only 12 additions for realization in digital VLSI. Additions can be performed using the proposed 8 transistor (8T) MGDI Full Adder which reduces 2 transistors than the existing 10 transistor (10T) MGDI Full Adder. The Approximate MGDI 2D DCT using 8T MGDI Full adders is simulated in Tanner SPICE for $0.18{\mu}m$ CMOS process technology at 100MHZ.The simulation result shows that 13.9% of area and 15.08 % of power is reduced in the 8-point approximate 2D DCT, 10.63 % of area and 15.48% of power is reduced in case of 16-point approximate 2D DCT using 8 Transistor MGDI Full Adder than 10 Transistor MGDI Full Adder. The proposed architecture enhances results in terms of hardware complexity, regularity and modularity with a little compromise in accuracy.

• 대한전기학회논문지
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• 제40권4호
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• pp.331-341
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• 1991

The discrete cosine transform (DCT) is widely used in many signal processing areas, including image and speech data compression. In this paper, we investigate a fixed-point error analysis for fast DCT algorithms, namely, Lee [6], Hou [7] and Vetterli [8]. A statistical model for fixed-point error is analyzed to predict the output noise due to the fixed-point implementation. This paper deals with two's complement fixed-point data representation with truncation and rounding. For a comparison purpose, we also investigate the direct form DCT algorithm. We also propose a suitable scaling model for the fixed-point implementation to avoid an overflow occurring in the addition operation. Computer simulation results reveal that there is a close agreement between the theoretical and the experimental results. The result shows that Vetterli's algorithm is better than the other algorithms in terms of SNR.

• 전자공학회논문지A
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• 제33A권11호
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• pp.152-161
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• 1996

This paper descrisbes the implementation of a 20D DCT that can be used for video conference, JPEG, and MPEG-related applications. The implemented DCT consists of two 1-D DCTs and a transposed memory between them, and uses ROM-based multipliers instead of conventional ones. As the system bit length, the minimum bit length that satisfies the accuracy specified by the ITU standard H.261 was chosen through the simulations using the C language. The proposed design uses a dual port RAM for the transposed memory, and processes two bits of input-pixel data simultaneously t ospeed up addition process using two sets of ROMs. The basic system architecture was designed using th Synopsys schematic editor, and internal modules were described in VHDL and synthesized to logic level after simulation. Then, the compass silicon compiler was used to create the final lyout with 0.8um CMOS libraries, using the standard cell approach. The final layout contains about 110, 000 transistors and has a die area of 4.68mm * 4.96mm, and the system has the processing speed of about 50M pixels/sec.

• 한국통신학회논문지
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• 제33권9C호
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• pp.697-703
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• 2008

H.264 부호화 표준은 기존의 부호화 표준에 비해 많은 새로운 기술들을 사용하여 우수한 압축 효율을 보여주지만, 부호기의 복잡도가 크게 증가한다. 특히, 비트율-왜곡 최적화 기법을 사용하여 인트라 예측 모드를 결정하는 부분은 많은 계산량을 필요로 하기 때문에 이를 개선하기 위한 많은 알고리듬이 제안되고 있다. 또한 아직 많은 동영상이 MPEG-2를 이용하여 부호화되기 때문에 MPEG-2에서 H.264로의 효율적인 변환 기법도 요구되어진다. 본 논문에서는 MPEG-2에서 H.264로의 변환과정에서 $4{\times}4$ DCT 계수를 이용하여 $4{\times}4$ 혹은 $16{\times}16$의 두 가지 인트라 모드 중 하나를 먼저 선정하고, $4{\times}4$ DCT 계수의 DC계수를 이용하여 효율적으로 인트라 예측 모드를 결정하는 방법을 제안한다. 모의실험을 통해 제안하는 알고리듬이 영상의 부호화 성능을 유지하면서 복잡도 및 부호화 수행 시간을 감소시키는 결과를 확인한다.