• 자연과학논문집
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• 제7권
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• pp.27-35
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• 1995

정지영상이나 동영상 코딩에 적용되는 2-D DCT의 효율적인 VLSI 구현을 위한 방법을 제시하였다. 2차원 상태공간식에 근거한 알고리즘 및 데이타 분할기법을 활용하여 다중프로세서 구조에서 문제가 되는 프로세서간의 통신량을 크게 감축시켰으며, 모든 통신을 국부적(local)이 되도록 하였다. 순차 주사 방식의 영상데이타를 입력할 수 있도록 설계하여 입력장치에 소요되는 하드웨어를 최소화하였으며, 계산의 순서를 조정함으로써 일반적인 행.열 분할 방법을 사용하는 2-D DCT에서 필요로 하는 Transposition RAM을 제거하였다. 제안된 VLSI 구조는 실시간 one-chip 2-D DCT 및 보다 큰 2-D DCT로 확장될 수 있다.

• Composites Research
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• 제35권5호
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• pp.317-321
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• 2022

본 연구에서는 머신 러닝을 통해 하중 유형에 따른 구간을 나누어 각 하중 유형에 강한 적층 각도 순서가 배치되는 PIC 설계 방법이 범퍼 빔에 적용되었다. 머신 러닝을 적용하기 위한 학습 데이터의 입력 값과 라벨은 각각 전체 요소 중 일부인 참조 요소의 좌표와 하중 유형으로 정의되었다. 좌표 값을 나타내는 방법인 2D 표현 방법과 3D 표현 방법을 비교하기 위하여 각각의 방법으로 학습 데이터 생성 및 머신 러닝 모델이 학습되었다. 2D 표현 방법은 유한요소 모델을 각 면으로 나누고 그에 따른 학습 데이터 생성 및 머신 러닝 모델을 학습시키는 방법이며, 3D 표현 방법은 유한요소 모델 전체에서 학습 데이터를 생성하여 하나의 머신 러닝 모델을 학습시키는 방법이다. 머신 러닝 모델의 성능에 영향을 미치는 하이퍼파라미터는 베이지안 알고리즘을 통해 최적 값으로 튜닝되었으며, 튜닝 된 모델 중 k-NN 분류 방법이 가장 높은 예측률과 AUC-ROC로 나타났다. 그리고 2D 표현 방법과 3D 표현 방법 중 3D 표현 방법이 더 높은 성능을 보였다. 튜닝 된 머신 러닝 모델을 통해 예측된 하중 유형 데이터가 유한요소 모델에 매핑되었으며, 유한요소 해석을 통해 비교 검증되었다. 3D 표현 방법의 머신 러닝 모델로 설계된 PIC 방법이 강도 측면에서 더 우수함이 검증되었다.

• 한국전기전자재료학회:학술대회논문집
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• 한국전기전자재료학회 1999년도 춘계학술대회 논문집
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• pp.183-192
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• 1999

The derivative equation measured of a MV=Kp8{(EVn-EVn-1)+Ki/S/1* EVn+(Kd/s)*(2PVn-1-{PVn-PVn-1)}(원문이미지참조) is used on the machine apparatus of industrial field, but this par doesn\`t able to educate now, because we didn\`t have the implementation device of PID module, so the principle implementation system of the PID Module is manufactured and developed. Through this system, the implementation system of PID Module is practiced with that the SV and the set of P, I, D is set on the derivative equation measured of PID. A things to be known of this experiment result is flow. 1)PID module is known that had to be used with the module of A/D and D/A. 2) In process of PV is approached to the SV to follow Kp, Ti and Td to cause a constant of set value on the MVp=Kp*EV, Mv=Ki/1 EVdt, MVd+tDBT/D EV(원문이미지참조) the variable rate of E and Kp, Td, Ti in that table 1 is analysed, is same as flow. ①If Kp is high, PV is near fast to the SV, but Kp is small, PV is near slowly to the SV. ②If Ki is shot, PV is close fast to the SV, but Ti is high, PV is close slowly to the SV ③If Td is high, the variable rate of E press hardly when because it doesn\`t increase, but Td is small, the variable rate of E press not hardly, upper with 1),2), PID module is supposed that be able to do the A/S and an implementation of that apparatus, and getting a success of aim that an engineer want, on control of temperature, tension, velocity, amount of flow, power of wind end so on, to get the principle of automatic implementation in industrial field with cooperation of A/D and D/A module.

• KSII Transactions on Internet and Information Systems (TIIS)
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• 제10권8호
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• pp.3435-3454
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• 2016

Device-to-device (D2D) communication is a potential solution to the incessant increase in data traffic on cellular networks. The greatest problem is how to control the interference between D2D users and cellular mobile users, and between D2D users themselves. This paper proposes a solution for this issue by putting the full control privilege in cellular network using the software-defined networking (SDN) concept. A software virtual switch called Open vSwitch and several components are integrated into mobile devices for data forwarding and radio resource mapping, whereas the control functions are executed in the cellular network via a SDN controller. This allows the network to assign radio resources for D2D communication directly, thus reducing interference. This solution also brings out many benefits, including resource efficiency, energy saving, topology flexibility, etc. The advantages and disadvantages of this architecture are analyzed by both a mathematical method and a simple implementation. The result shows that implementation of this solution in the next generation of cellular networks is feasible.

• 정보관리학회지
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• 제19권2호
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• pp.93-108
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• 2002

본 논문의 목적은 국가연구개발사업을 종합적으로 관리할 수 있는 정보시스템을 성공적으로 구축하기 위한 방안을 모색하는 것이다. 먼저 미국, 일본을 비롯한 주요 선진국의 연구개발관련 정보시스템의 현황을 살펴보았고, 국내 연구개발관련 정보시스템과 비교 분석을 하였다. 국가차원의 연구개발 정보시스템의 필요성, 구축배경, 제한점 및 향후·계획을 기술하였으며 성공적인 구축을 위해 고려해야 할 점들을 제시하였다. 본 논문의 결과는 국가연구개발사업 종합관리시스템 구축관련기관들의 역할정립 등에 기여할 수 있을 것이다.

• 전자공학회논문지A
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• 제32A권1호
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• pp.234-243
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• 1995

An arry circuit is designed for parallel computation of vector-radix 2-D discrete cosine transform (VR-FCT) which is a fast algorithm of DCT. By using a 2-D array of processing elements (PEs), the butterfly structure of the VR-FCT can be efficiently implemented with high condurrency and local communication geometry. The proposed implementation features architectural medularity, regularity and locality, so that it is very suitable for VLSI realization. Also, no transposition memory is required. The array core for (8$\times$8) 2-D DCT, which is designed usign ISRC 1.5.mu.m N-Well CMOS technology, consists of 64 PEs arranged in (8$\times$8) 2-D array and contains about 98,000 transistors on an area of 138mm$^{2}$. From simulation results, it is estimated that (8$\times$8) 2-D DCT can be computed in about 0.88 .mu.sec at 50 MHz clock frequency, resulting in the throughput rate of about 72${\times}10^[6}$ pixels per second.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2003년도 추계종합학술대회
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• pp.239-242
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• 2003

현재 대부분의 Web컨텐츠는 2D를 이용한 수동적인 인터페이스를 이루고 있지만, 네트워크 초고속인터넷망과 3D압축기술의 발전으로 인해 점차 VR을 기반으로 한 Web3D가 보편화 되어지고 있다. 본 논문은 가상현실과 Web3D를 이해하고 최근 선보여지고 있는 가상현실 저작툴을 이용하여 Web3D를 구현하고자 한다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2008년도 하계종합학술대회
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• pp.405-406
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• 2008

This paper presents a high performance 2D PE architecture for H.264 Motion Estimation(ME). While existing 2D PE architectures reuse the overlapped data of adjacent search windows scanned in 1 or 3-way, the new architecture scan adjacent windows and multiple paths instead of single raster and zigzag scanning of adjacent windows in 4 way(up,down,left,right). By reducing the redundant access factor by 1.4, the new 4-way search window improve the memory bandwidth by 70-58% compared with 1/3-way search window. With Altera Stratix-III implementation, the high performance 2D PE architecture deals with SD ($720{\times}480$) video of 2 reference frame, $48{\times}48$ search area and $16{\times}16$ macroblock by 30fps at 97.1MHz.

• 대한전기학회:학술대회논문집
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• 대한전기학회 2007년도 심포지엄 논문집 정보 및 제어부문
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• pp.371-372
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• 2007

In this paper we present performance and implementation comparisons of high performance two dimensional forward and inverse Discrete Cosine Transform (2D-DCT/IDCT) algorithm and low power algorithm for $8{\times}8$ 20 DCT and quantization based on partial sum and its corresponding hardware architecture for FPGA in MPEG-4. The architecture used in both low power 20 DCT and 2D IDCT is based on the conventional row-column decomposition method. The use of Fast algorithm and distributed arithmetic(DA) technique to implement the DCT/IDCT reduces the hardware complexity. The design was made using Mentor Graphics Tools for design entry and implementation. Mentor Graphics ModelSim SE6.1f was used for Verilog HDL entry, behavioral Simulation and Synthesis. The 2D DCT/IDCT consumes only 50% of the Operating Power.

• 한국통신학회:학술대회논문집
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• 한국통신학회 1983년도 추계학술발표회논문집
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• pp.52-55
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• 1983