• The Journal of Korean Institute of Communications and Information Sciences
• /
• v.26 no.12A
• /
• pp.1983-1989
• /
• 2001

A new two-step soft output Viterbi algorithm (SOVA) for turbo decoder is proposed and analyzed in 7his paper. Due to the algebraic structure of the proposed algorithm, slate and branch metrics can be obtained wish parallel processing using matrix arithmetic. As a result, the number of multiplications to calculate state metrics of each stage and total memory size can be decreased tremendously. Therefore, it can be expected that the proposed algebraic two-step SOVA is suitable for applications in which low computational complexity and memory size are essential.

• Proceedings of the KIPE Conference
• /
• 2013.07a
• /
• pp.433-434
• /
• 2013

본 논문에서는 절연타입의 Half-bridge 구조를 이용하여 입력단을 구성하고 출력단에 5레벨의 출력전압을 생성할 수 있는 새로운 구조의 멀티레벨 PWM 인버터를 제안한다. 기존의 Cascaded H-bridge 멀티레벨 인버터는 두 대의 H-Bridge 인버터 모듈을 직렬 결합하여 5레벨의 출력전압을 생성하는 방식이며, 제안하는 방식은 기존 멀티레벨 인버터의 기본 모듈인 H-bridge의 전원을 절연타입의 Half-bridge 구조를 이용하여 구성하고 스위칭 소자 1개와 다이오드 1개를 추가한 구조이다. 동일한 5레벨의 출력전압 생성 시 기존 방식은 2차 측에 8개의 스위칭 소자가 사용되는 반면 제안된 방식은 5개의 스위칭 소자와 1개의 다이오드가 사용되기 때문에 스위칭 손실 및 부피를 줄일 수 있으며 입력단과 출력단 사이의 절연으로 인한 시스템의 안정성을 확보할 수 있다. PSIM 기반의 컴퓨터 시뮬레이션을 통해 제안된 멀티레벨 인버터의 타당성을 검증한다.

• The Journal of Korean Institute of Communications and Information Sciences
• /
• v.31 no.7B
• /
• pp.573-582
• /
• 2006

In this paper, we propose a hybrid two-stage AWG-based WDM-PON architecture in order to overcome the limitations of the existing PONs and single AWG-based WDM-PONs as well as to accomodate the new services and the expandability of network. The proposed architecture employs two-stage AWG for downstream transmission and single AWG and combiners for upstream one at RN. It also employs the separated fiber with multi-wavelength for both direction. It leads to high scalability, low cost, and high capacity for transmission. In downstream transmission, the transparency can be guaranteed since the traffic is transmitted to ONU through each channel. However, several ONUs share the channel for upstream one by using WDM/TDMA scheme because the asymmetrical feature of networks is considered. The performance of the proposed one is evaluated and compared with other architectures in terms of cost, network capacity and up/downstream bandwidth.

• Proceedings of the Korean Institute of Information and Commucation Sciences Conference
• /
• 2011.10a
• /
• pp.436-439
• /
• 2011

본 논문은 클록 보정회로를 가진 1V 2.56-GS/s 6-bit flash analog-to-digital converter (ADC) 제안한다. 제안하는 ADC 구조에서 아날로그 블록은 단일 T/H와 2단의 프리앰프, 그리고 비교기를 사용된다. 2단의 프리앰프와 비교기의 출력에 옵셋의 크기를 줄이기 위하여 저항 평균화 기법을 적용하였다. 디지털 블록은 quasi-gray rom base 구조를 사용한다. 3입력 voting 회로로 flash ADC에서 발생하기 쉬운 bubble error를 제거하였으며, 고속 동작을 위해 단일 클록을 사용하는 TSPC F/F로 구현한다. 제안하는 flash ADC는 클록 듀티 비를 조절할 수 있는 클록 보정회로를 사용한다. 클록 보정 회로는 비교기 클록 듀티 비를 조절하여 리셋 시간과 evaluation 시간의 비율을 최적화함으로 dynamic 특성을 확보한다. 제안한 flash ADC는 1V 90nm의 CMOS 공정에서 설계되었다. Full power bandwidth인 1.2 GHz 입력에 대하여 ADC 성능을 시뮬레이션을 통해 확인하였다. 설계된 flash ADC의 면적과 전력소모는 각각 $800{\times}400\;{\mu}m^2$와 193.02mW 이다.

• Proceedings of the Optical Society of Korea Conference
• /
• 2000.02a
• /
• pp.74-75
• /
• 2000

WDM(wavelength-division multiplexing) 광통신 네트웍을 이루는 핵심기술중의 하나는 ADF(Add-drop Filter)의 구현에 있다. 광섬유격자와 여러형태의 구조를 이용한 ADF들 중에서도 비대칭 결합기와 광섬유 격자를 이용한 구조는, 간섭계 구조가 아니기 때문에 제작이 용이하고 보다 안정된 특성을 보일 것으로 기대되어 많은 관심을 갖게 하고 있다$^{(1)}$ . 비대칭 결합기 구조의 경우, 두 광도파로의 코어반경이나 굴절율 분포가 서로 다르기 때문에, 일반적으로 광파의 결합이 일어나지 않는다. 그러나 브래그 격자의 반사조건을 만족하는 파장성분의 경우 입력단(input port)에서 드롭단(drop port)으로 반사되어 나오고, 그 외의 파장성분은 출력단(Output port)으로 나오게 되어 드롭 기능을 수행하게 된다. 비슷한 원리로 add port에서 출력단으로의 add 기능도 수행된다. 본 논문에서는 연산자 분리 시영역 모델$^{(2)}$ 을 이용하여 비대칭구조에서의 파장응답 특성을 해석하였다. 또한 최적화를 위한 조건을 알아 보고, 소자 설계에 필요한 파라미터를 정의하여 최적설계에 필요한 파라미터를 구하였다. (중략)

• Journal of the Korea Institute of Information and Communication Engineering
• /
• v.7 no.1
• /
• pp.114-121
• /
• 2003

In this paper, low voltage and two stage CMOS Class E RF power amplifier for ISM(Industrial/Scientific/Medical) Open Band is presented. The power amplifier operates at 2.4GHz frequency, and is designed and simulated with a 0.35um CMOS technology and HSPICE simulator. The power amplifier is simple structure of two stage Class E power amplifier. The design procedure determing matching network was presented. The power amplifier is composed of input stage matching network, preamplifier, interstage matching network, power amplifier, and output stage matching network. The matching networks of input stage and interstage were constituted by pi($\pi$) type and L type respectively. At 2.4GHz operating frequency, and with a 2.5V supply voltage, the power amplifier delivers 23dBm output power to a 50${\Omega}$ load with 39% power added efficiency(PAE).

• Proceedings of the Korea Electromagnetic Engineering Society Conference
• /
• 2001.11a
• /
• pp.189-194
• /
• 2001

본 논문에서는 10 GHz 이하에서 하나의 입력과 다수의 출력을 가지는 [10]에서 제시한 Taper형의 평면구조의 전력 분배/결합기의 구조를 수정하여 출력단의 폭이 다시 좁아지는 구조를 제안한다. 입력 정합 그리고 각 출력 단에서 출력 신호의 균형과 위상의 선형성을 위해 회로의 중앙에 하나의 원을 에칭 제거한 구조를 채택하여 2 GHz에서 개발한 전력 분배/결합구조를 [10]의 구조와 반사특성과 위상특성을 비교 분석하였다.

• Journal of the Korea Institute of Information and Communication Engineering
• /
• v.23 no.8
• /
• pp.966-974
• /
• 2019

In this study, we propose a CMOS power amplifier (PA) using a bypass technique to enhance the efficiency in the low-power region. For the bypass structure, the common-gate (CG) transistor of the cascode structure of the driver stage is divided in two parallel branches. One of the CG transistors is designed to drive the power stage for high-power mode. The other CG transistor is designed to bypass the power stage for low-power mode. Owing to a turning-off of the power stage, the power consumption is decreased in low-power mode. The measured maximum output power is 20.35 dBm with a power added efficiency of 12.10%. At a measured output power of 11.52 dBm, the PAE is improved from 1.90% to 7.00% by bypassing the power stage. Based on the measurement results, we verified the functionality of the proposed bypass structure.

• Proceedings of the Korean Institute of IIIuminating and Electrical Installation Engineers Conference
• /
• 2009.10a
• /
• pp.319-321
• /
• 2009

일반적으로 가장 간단한 구조의 배터리 충전장치는 교류를 직류로 변환하기 위한 다이오드 정류기와 직류의 크기를 변환하기 위한 컨버터로 구성되어 있다. 하지만, 이러한 구조로 되어있는 충전장치의 경우 입력단 역률저하로 인하여 전력변환장치에 과도전류나 파형의 왜곡 현상 등을 초래하게 되고, 정류기와 컨버터로 구성되는 2단 전력변환구조이기 때문에 효율에도 좋지 않은 영향을 미치게 된다. 따라서 본 논문에서는 역률제어가 가능한 단일 컨버터 구조를 갖는 플러그인 하이브리드 전기자동차용 42V 배터리 충전장치를 연구하였다. 본 논문에서 연구한 배터리 충전장치는 PWM 방식의 AC-DC Buck 컨버터를 이용한 전력 변환장치와 입력단 역률제어 및 컨버터 출력을 제어하기위한 제어기로 구성되어있다. 본 논문에서 연구한 배터리 충전장치는 시뮬레이션을 통하여 역률제어 및 컨버터 출력을 확인하고 그 타당성을 검토하였다.

• Journal of the Korea institute for structural maintenance and inspection
• /
• v.19 no.2
• /
• pp.22-32
• /
• 2015

This study intended to analyze an influence of the structure elements on the optimal location for one-outrigger system in tall building by using MIDAS-Gen. In this investigation, the analysis parameters were the outrigger position and the stiffness of main structure elements such as shear walls, outrigger systems, exterior columns connected in outrigger system and frames not to be connected in outrigger system. For the objective of finding out the optimal location for one-outrigger system in high-rise building, we studied the lateral displacement in top level of 80 stories building. The results of this study indicated that the outrigger location and the stiffness of main structure elements such as shear walls, outrigger systems, exterior columns connected in outrigger system and frames not to be connected in outrigger system had an influence on the optimal location of one-outrigger system. In addition, it is showed that the research results can be very useful in obtaining the structure design data for looking for the optimal location of one-outrigger system in high-rise building.