• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2009년도 춘계학술대회
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• pp.437-440
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• 2009

소프트웨어 구현을 위한 고속 스트림 암호 ASC16을 제안한다. ASC16은 ASR(Arithmetic Shift Register), NLF(Non-Linear Filter), NLB(Non-Linear Block)로 매우 간결한 구조를 이루고 있으며, 워드 단위로 연산을 수행하고, 비선형변환으로 S-박스를 사용하여 32비트 키 스트림을 만드는 무선 통신용 스트림 암호이다. Zhang, Carroll 그리고 Chan에 의해 개발된 32비트 출력 스트림 암호 SSC2와 수행 결과 비교에서 거의 동등한 결과를 보였고, 주기는 SSC2보다 더 길어 졌으며, 상관공격(Correlation attack)이 어려워 안전성은 더욱 향상 되었다. 제안한 ASC16은 무선통신 등과 같은 제한적인 환경에서 고속 암호 수행에 유용하게 사용될 수 있다.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2010년도 추계학술대회
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• pp.722-725
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• 2010

본 논문에서는 IEEE 802.16e layered LDPC(Low Density Parity Check) 복호기의 layer별 에러 수렴속도 및 비트오율 성능 분석을 통해 최적 설계사양을 도출하였다. Matlab으로 모델링된 layered LDPC 복호기를 QPSK 변조와 백색 가우시안 잡음 채널 하에 시뮬레이션 하였다. 표준에 제시된 블록길이 중 576, 1440, 2304에 대해 부호화율이 1/2, 2/3A, 2/3B, 3/4A, 3/4B, 5/6인 PCM(Parity Check Matrix)을 사용한 시뮬레이션 결과를 바탕으로 블록길이와 부호율이 복호기의 성능에 미치는 영향을 분석하였으며, 고정소수점 비트 폭이 8 비트 이상일 때 안정된 복호성능을 가진다.

• 한국통신학회논문지
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• 제25권11B호
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• pp.1879-1883
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• 2000

디지털 자기 기록 저장기기에서 채널 밀도가 증가하면 심각한 인접심볼 간섭과 비선형 왜곡이 야기된다. 본 논문에서는 심각한 비선형 인접심볼 간섭과 비선형 왜곡을 극복하기 위한 방법으로 기존의 등화기 대신 NLTE(neural linear transversal equalizer)를 등화기로 사용하고 검출기로는 터보 코드를 사용한 NLTE/TC 구조를 제안한다. 채널 밀도 S=2.5에서 부분 삭제가 0.7 정도 존재할 때, 코드율이 8/9일 때는 $10^{-5}$의 비트 에러율을 18dB 이후에서 만족하며, 코드율이 16/17일 때는 20dB 이후에서 만족함을 알 수 있었다. 채널 밀도 S=3에서 부분 삭제가 0.6 정도 존재할 때 코드율이 8/9일 때는 $10^{-5}$의 비트 에러율을 22dB 이후에서 만족하고, 코드율이 16/17일 때는 24dB 이후에서 만족함을 확인할 수 있었다.

• 한국통신학회논문지
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• 제25권6B호
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• pp.1068-1073
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• 2000

본 논문에서는 고밀도 광 기록 시스템에서 런길이 제한 조건이 없는 채널 비트로 인해 발생하는 심각한 ISI와 비선형 왜곡을 극복하기 위한 방법으로 트랠리스를 바탕으로한 등화기(Trellis-Based Equalizer, TBE)와 터보 코드를 연접한 TE(Turbo Equalization)/TC(Turbo Code) 검출 방법을 제안한다. 모의 실험은 채널 밀도 S=4.6과 S=7에서 지터의 양이 15% 존재할 때 코드율을 4/5, 8/9, 16/17로 변화시켜가며 행하였다. TE/TC 구조는 비트 에러율 $10^{-5}$를 24dB이상에서 만족함을 확인할 수 있었다.

• 한국정보통신학회논문지
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• 제2권3호
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• pp.335-341
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• 1998

본 논문에서는 CS-ACELP(Conjugate Structure Algebraic Code Excited Linear prediction) 음성부호화기의 실시간 구현에 관하여 논한다. CS-ACELP 알고리즘은 ITU-T에서 G.729로 표준화되었다. CS-ACELP 음성부호화 알고리즘의 실시간 구현은 16비트 정수형 DSP 칩을 사용하였다. 16비트 정수형 DSP 칩상에 구현하기 위하여, CS-ACELP 알고리즘의 정수형 시뮬레이션을 사용하였다. CS-ACELP 음성부호화기에 포함된 입출력기능과 통신 기능을 설명한다. DSP Evaluation board를 사용하여 CS-ACELP 음성부호화기를 개발하였고 IMT-2000 Test-bed를 사용하여 검증하였다.

• 한국정보통신학회논문지
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• 제16권4호
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• pp.713-720
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• 2012

최근 차세대 영상 기술로 홀로그래피가 많은 주목을 받고 있다. 홀로그램은 광학적인 촬영을 통해서 획득할 수도 있지만 최근에는 컴퓨터를 이용한 홀로그램 생성 방법을 많이 사용하고 있다. 이를 컴퓨터 생성 홀로그램(computer generated hologram, CGH)이라 하는데 CGH는 많은 연산량이 요구되어 S/W를 이용하면 실시간으로 생성하는 것이 불가능하다. 따라서 실시간의 CGH를 위해서 FPGA나 GPU를 이용한 연산 방법이 주로 사용되고 있다. 하드웨어를 기반으로 하여 구현할 경우에 내부 시스템의 비트 제한으로 인하여 S/W와 같은 품질을 얻을 수 없다. 따라서 본 논문에서는 품질의 저하를 최소화하면서 하드웨어의 자원을 최대한 감소시킬 수 있는 하드웨어 비트 너비를 분석하여 가이드라인을 제시하고자 한다. 이를 위해서 1비트 단위의 고정소수점 시뮬레이션을 모든 내부 변수 및 연산과정에 대해 수행하고, 수치적인 결과와 시각적인 결과를 종합적으로 분석하여 최적의 비트 너비와 응용분야에 따른 비트 너비를 제시한다.

• 한국정보통신학회논문지
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• 제16권9호
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• pp.1947-1954
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• 2012

비디오 코딩에서 첫 번째 프레임은 많은 비트를 발생시키는 인트라 모드로 압축되고 다음 프레임의 인터 모드압축에 사용되기 때문에 첫 프레임을 위한 초기 QP 값은 첫 프레임뿐만 아니라 이후 프레임에도 영향을 주게 된다. 일반적으로 초기 QP 값은 bpp 값에 따라 4가지 값 중에 하나로 설정되는데, 저전송률 비디오 코딩의 경우 전송률에 상관없이 40의 값으로 설정된다. 이렇게 설정하는 것은 간단한 반면 부정확한 문제가 있다. 정확한 초기 QP 값 예측을 위해서는 bpp 뿐만 아니라 영상의 복잡도와 전송률도 함께 고려하여야 한다. 제안하는 알고리즘에서는 GOP에 할당된 비트량에서 첫 프레임이 차지하는 비율을 조절하여 초기 QP를 결정하며, 첫 프레임이 차지하는 비율에 해당하는 QP를 결정하기 위해서 비트율-QP 모델을 이용한다. 실험 결과는 제안하는 방법이 기존의 JVT 알고리즘에 비해 정확하게 최적의 초기 QP 값을 예측하고 PSNR 성능도 더 우수함을 보여준다.

• 한국통신학회논문지
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• 제40권4호
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• pp.613-618
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• 2015

본 논문은 2단 플래시 A/D 변환기를 이용한 저전력 CMOS 플래시-SAR(successive approximation register)A/D 변환기를 제안한다. 전체 회로 구조는 상위 2비트 고속 플래시 A/D 변환기, 하위 8비트 저 전력 SAR A/D 변환기로 구성되어서 데이터 변환 클럭 수를 감소시켜서 변환속도를 향상시켰다. 또한 하위 8비트를 SAR 논리회로와 커패시터 D/A 변환기를 이용하여 저 전력으로 회로를 설계하였다. 제안 된 A/D 변환기는 $0.18{\mu}m$ CMOS 공정을 이용하여 구현하였고 2MS/s의 변환속도를 갖으며 9.16비트의 ENOB(effective number of bit)이 측정되었다. 면적과 전력소모는 각각 $450{\times}650{\mu}m^2$와 $136{\mu}W$이고 120fJ/step의 FoM을 갖는다.

• 한국통신학회논문지
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• 제27권10C호
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• pp.963-972
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• 2002

DMT 기반의 VDSL 모뎀, OFDM 방식의 DVB 모뎀 등 다중 반송파 변조 시스템에서 핵심 블록으로 사용되는 8192점 FFT/IFFT 프로세서를 설계하였다. 새로운 2단계 수렴 블록 부동점 (two-step convergent block floating-point; TS_CBFP) 스케일링 방법을 제안하여 설계에 적용하였으며, 이를 통해 FFT/IFFT 출력의 신호 대 양자화 잡음 비 (signal-to-quantization-noise ratio; SQNR)가 크게 향상되도록 하였다. 제안된 TS_CBFP 스케일링 방법은 별도의 버퍼 메모리를 사용하지 않아 기존의 방법에 비해 메모리를 약 80% 정도 감소시키며, 따라서 칩 면적과 전력소모를 크게 줄일 수 있다. 입력 10-비트, 내부 데이터와 회전인자 14-비트, 그리고 출력 16-비트로 설계된 8192점 FFT/IFFT 코어는 약 60-㏈의 SQNR 성능을 갖는다. 0.25-$\mu\textrm{m}$ CMOS 셀 라이브러리로 합성한 결과. 약 76,300 게이트와 390K 비트의 RAM, 그리고 39K 비트의 ROM으로 구현되었다. 시뮬레이션 결과, 50-MHzⓐ2.5-V로 안전하게 동작할 것으로 평가되었으며, 8192점 FFT/IFFT 연산에 약 164-$\mu\textrm{s}$가 소요될 것으로 예상된다. 설계된 코어는 Xilinx FPGA에 구현하여 정상 동작함을 확인하였다.

• 한국통신학회논문지
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• 제39A권11호
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• pp.625-636
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• 2014

본 논문에서는 웨이브렛 계수의 비트율-왜곡 최적화 기반 블록 부호화를 사용하는 새로운 임베디드 영상 압축방법을 제안한다. 웨이브렛 계수의 크기에 따라 셋분할 부호화나 블록분할 부호화를 수행하는 기존의 임베디드 부호화 방법들과는 달리, 제안한 방법에서는 웨이브렛 계수나 블록들을 비트율-왜곡비 기댓값에 따라 정렬함으로서 비트율-왜곡 최적화를 수행하는 동시에 비트율-왜곡비 기댓값을 이용하여 최적화된 블록분할 부호화를 수행한다. 또한 제안한 방법에서는 엔트로피 부호화를 위해 웨이브렛 계수들간에 존재하는 다양한 상관관계를 이용한다. 실험 결과는 제안한 영상 압축 방법이 기존의 임베디드 부호화 방법인 SPIHT 및 EBCOT와 비교하여 각각 0.11~1.16dB 및 -0.18~0.52dB의 PSNR 성능향상을 제공함으로써 평균적으로 우수한 성능을 제공함을 보여준다.