• The Journal of Korean Institute of Communications and Information Sciences
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• v.16 no.1
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• pp.13-22
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• 1991

In this paper we designed 2 bit ECC(Error Checking and Correction) circuit using Single Layer Perceptron type neural networks. We used (11, 6) block codes having 6 data bits and 8 check bits with appling cyclic hamming codes. All of the circuits are layouted by CMOs 2um double metal design rules. In the result of circuit simulation, 2 bit ECC circuit operates at 67MHz of input frequency.

• Smart Media Journal
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• v.12 no.1
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• pp.17-23
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• 2023

Design-For-Security (DFS) methodology is to protect integrated circuits from physical attacks, and that can be implemented by adding a security circuit to detect abnormal external access. Among the abnormal accesses called invasive attack, microprobing and FIB circuit editing are classified as the most powerful methods because they have direct access. Microprobing deliberately inject defects into the wire of circuit through probes, or reads and changes data. FIB circuit editing is methods of reconnecting or destroying circuits to neutralize security circuits or to access data. Previous DFS methodology have responded to the attacks by detecting arrival time asymmetry between the two signals or by comparing input/output data based on encrypted communication. This study conducted to reduce hardware overhead, and the proposed circuit detects the reflected signal asymmetry generated through probe or FIB circuit editing and detects the attacks through comparison. Since the proposed security circuit reduces the size and test cycle of the circuit compared to previous studies, the cost used for security can be reduced.

• Proceedings of the Korean Information Science Society Conference
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• 2005.11a
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• pp.835-837
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• 2005

이동기기들이 늘어가고 있는 추세에서 기기들의 구성품인 디지털 회로들의 테스트 시간과 전력소모는 성능에 상당한 영향을 미친다. 테스트 시간을 줄이는 방법은 병렬 코어 테스트 방법으로 줄일 수 있으나, 다양한 코어들이 동시에 테스트 되면 많은 전력 소모를 야기 시킨다. 스캔 구조를 기반으로 한 회로에서 전력 소모는 테스트 데이터의 불필요한 천이에 의해 많이 발tod한다. 그러므로 스캔 체인을 수정함으로 인해 입력 값과 출력 간의 천이를 줄일 수 있다. 제안하는 스캔 체인의 수정은 스캔 셀의 재배치와 특정한 회로의 추가로 이루어진다. 또한 회로의 추가는 그에 적합한 그룹화를 시킴으로써 최소의 수를 결정한다. 천이 주기를 해석하여 효과적인 알고리즘을 세움으로써 최적의 스캔 체인구조와 그룹을 구함으로써 전력 소모를 최소화할 수 있다.

• Proceedings of the Korean Society of Laser Processing Conference
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• 2004.10a
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• pp.18-21
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• 2004

• Proceedings of the Korean Information Science Society Conference
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• 2001.10c
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• pp.7-9
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• 2001

ASIC 설계에서 gated clock으로 동작하는 clock을 입력으로 받는 회로들은 스캔 테스트를 수행하기에 용이하지 않다. 이러한 회로들에 대하여 스캔 테스트기법을 적용하기 위한 설계변경기술을 제안한다. 제안하는 설계변경기술은 비동기 회로를 동기 회로로 변환함으로써 스캔 기법을 적용할 수 있는 회로로 변환하게 된다. 이로써 테스트를 좀 더 용이하게 수행할 수 있을 뿐 아니라 결함 시험도를 높이게 되는 효과를 가져올 수 있다.

• Journal of Korea Society of Industrial Information Systems
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• v.12 no.2
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• pp.79-84
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• 2007

This papar reports design and fabrication of CMOS temperature control circuit using MOSIS 0.25um-3.3V CMOS technology. The proposed circuit has a temperature coefficient of $13mV/^{\circ}C$ for a wide operating temperature range with a good linearity. Furthermore, the temperature coefficient of output voltage can be controlled by adjusting external bias voltage. This circuit my be applicable to the design of one-chip IC where quartz crystal resonator is mounted on CMOS oscillator chips.

• Proceedings of the IEEK Conference
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• 2001.09a
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• pp.245-248
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• 2001

본 논문에서는 연집 오류(burst error)에 우수한 정정 능력을 보이는 고속 RS(Reed-Solomon) 복호기를 제안한다. 제안된 RS 복호기는 RS(n, k, t); (37 < n ≤ 255, 21 < k ≤ 239, t = 8)의 사양을 지원하며 수정 유클리드 알고리즘(modified Euclid´s algorithm)을 이용한 시스톨릭 어레이(systolic array) 방식의 병렬처리 구조로 설계되었다. 고속 RS 복호기의 효율적인 VSLI 설계를 위하여 새로운 방식의 수정 유클리드 알고리즘 연간 회로를 제안한다. 제안된 수정 유클리드 알고리즘 회로는 2t + 1의 연산 지연 시간을 갖으며 기존 구조의 연산 지연 시간인 3t + 37에 비하여 t = 8 인 경우 약 72%의 연산 지연이 감소하였다. 제안된 구조를 VHDL을 이용하여 설계하였으며 SAMSUNG 0.5㎛(KG80) 라이브러리를 이용하여 논리 합성과 타이밍 검증을 수행하였다. 합성된 RS 복호기의 총 게이트 수는 약 77,000 개이며 최대 80MHz의 동작 속도를 나타내었다.

• The Journal of Korean Institute of Communications and Information Sciences
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• v.23 no.6
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• pp.1575-1582
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• 1998

Reed-Solomon(RS) code which is especially effective against burst error is studied as a forward error correction technique in this ppaer. The circuits of RS encoder and decoder for ASIC implementation are designed and presented employing modified Euclid's algorithm. The functionalities of the designed circuits are verified though C programs which simulates the circuits over the various errors and erasures. The pipelined circuits using systolic arrays are designed for ASIC realization in VHDL, and verified through the logic simulations. Finally the circuit synthesis of RS encoder and decoder can be achieved.

• Proceedings of the Korean Institute of Information and Commucation Sciences Conference
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• 2008.10a
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• pp.600-603
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• 2008

In this paper, a new circuit design named memory-in-pixel for low power consumption of the liquid crystal display (LCD) is presented. Since each pixel has a memory, it is able to express 8 color grades using the data saved in the memory without the operation of the gate and source driver ICs so that it can reduce the power consumption of the LCD panel. A memory circuit consists of modified S-R flip-flop (NAND-type) implemented in the pixel, which can supply AC bias for operating the liquid crystal (LC) with the interlocking clocks (CLK_A and CLK_B). This circuit is more complex than the inverter-type memory circuit, but it has lower power consumption of approximately 50% than the circuit. We have investigated the power consumption both NAND and inverter-type memory circuit using a Smart SPICE for the resolution of $96{\times}128$. The estimated power consumption of the inverter-type memory was about 0.037mW. On the other hand, the NAND-type memory showed power consumption of about 0.007mW.

• The Transactions of the Korea Information Processing Society
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• v.5 no.1
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• pp.249-257
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• 1998

다층 인쇄회로기판에서 고속 신호를 정확하고 신속하게 배선 설계하려면, 물리적 설계 규칙과 신호 잡음을 고려한 전기적 설계 규칙을 정립하고, 적용할 신호 검증 도구를 사용하여 신호의 충실성을 검증하여야 한다. 본 논문은 현재 개발 제작되어 동작 중에 있는 HIPSS(High Performance Storage System)보드에 대한 전기적 설계 규칙과 고속 신호의 배선에 따른 일부 고속 신호의 신호 검증 방법을 설명한다. 또한 전기적 설계 규칙을 적용하여 인쇄회로기판을 설계하는 경우, 발생하는 신호 지연, 반사 그리고 누화 등의 신호 잡음을 검증 도구를 이용하여 시뮬레이션 하고, 분석한 결과를 보이며, 수정된 고속 신호의 배선 설계를 확인한다.