• 한국진공학회:학술대회논문집
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• 한국진공학회 2011년도 제40회 동계학술대회 초록집
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• pp.238-239
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• 2011

최근 반도체 산업은 더 높은 성능의 회로 제작을 통해 초고집적화를 추구하고 있다. 이를 위해서 회로 설계의 최소 선폭과 소자 크기는 지속적으로 감소하고 있고 이를 위한 배선 기술들은 플라즈마 공정을 이용한 식각공정에 크게 의존하고 있다. 식각공정에 있어서 반응가스의 조성은 식각 속도와 선택도를 결정하는 중요한 요소이다. 본 연구에서는 CIS QMS (closed ion source quadrupole mass spectrometer)를 이용하여 CF4+Ar를 이용한 실리콘 산화막의 플라즈마 식각 공정 시 생성되는 라디칼과 이온 종들을 측정하였다. Ar 이온이 기판표면과 충돌하여 기판물질간의 결합을 깨놓으면, 반응성 기체 및 라디칼과의 반응성이 커져서 식각 속도를 향상 시키게 된다. 본 실험에서는 2 MHz의 RPS (remote plasma source)를 이용하여 플라즈마를 발생시키고 13.56 MHz의 rf 전력을 기판에 인가하여 식각할 웨이퍼에 바이어스 전압을 유도하였다. CF4/(CF4+Ar)의 가스 혼합비가 커질수록 식각 부산물인 SiF3의 양은 증가 하였으며, CF4 혼합비가 0일 때(Ar 100%) 비하여 1일 때(CF4 100%) SiF3의 QMS 이온 전류는 106배 증가하였다. 이때의 Si와 결합하여 SiF3를 형성하는 F라디칼의 소모는 0.5배로 감소하였다. 또한 RPS power가 800 W일 때 플라즈마에 의해서 CF4는 CF3, CF2, CF로 해리 되며 SiO2 식각 시 라디칼의 직접적인 식각과 Si_F2의 흡착에 관여되는 F라디칼의 양은 CF3 대비 7%로 검출되었고, 식각 부산물인 SiF3는 13%로 측정되었다. Ar의 혼합비를 0 %에서 100%까지 증가시켜 가면서 측정한 결과 F/CF3는 $1.0{\times}105$에서 $2.8{\times}102$로 변화하였다. SiF3/CF3는 1.8에서 6.3으로 증가하여 Ar을 25% 이상 혼합하는 것은 이온 충돌 효과에 의한 식각 속도의 증진 기대와는 반대로 작용하는 것으로 판단된다.

• 한국산학기술학회논문지
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• 제13권5호
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• pp.2319-2324
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• 2012

본 논문에서는 가유전체 기판구조를 이용한 비대칭 브랜치 라인 커플러의 설계에 대하여 기술한다. 가유전체 기판구조에서는 주기적으로 다수의 비어홀들이 삽입되므로 등가적으로 유효유전율과 유효투자율이 증가하여, 여기에 전송선로를 구현할 경우 표준형 선로에 비하여 동일한 전기적 길이일 때 물리적 길이와 선폭이 감소하게 된다. 이런 특성을 이용하여 초고주파 회로들을 소형화하여 설계할 수 있는데, 본 논문에서는 2GHz대에서 동작하는 3:1 비대칭 브랜치 라인 커플러를 소형화하여 설계하는 것에 대하여 기술한다. 설계된 커플러는 표준형 전송선로를 이용하여 설계한 회로에 비하여 동일한 성능을 가지면서 약 53.4%의 크기를 갖는다. 비대칭 전력 분배 비율이 시뮬레이션과 측정 데이터에서 잘 일치하고 있으며, 측정된 손실도 불과 0.2dB 이내로 매우 적다.

• 한국통신학회논문지
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• 제33권5C호
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• pp.395-402
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• 2008

본 논문에서는 무선 통신 분야의 WLAN/WMAN 시스템에 집적화할 수 있도록 I/Q 채널 12비트 40MS/s 파이프라인 아날로그-디지털 변환기를 제안하였다. 제안하는 A/D 변환기는 높아진 동작 속도와 CMOS 소자의 최소 선폭이 작아지며 생기는 듀티 사이클의 변화를 보정해 줄 수 있는 DLL 기반의 듀티 사이클 보정 회로를 집적화 하였다. 입력 듀티 사이클이 1%에서 99%까지 변동이 있어도 정확한 50%의 듀티 사이클을 가진 신호로 보정 가능하도록 설계하였다. 제작된 A/D 변환기는 $0.18{\mu}m$ CMOS n-well 1-poly 6-metal 공정으로 제작되었으며, 전력 소모는 1.8V 전원 전압에서 184mW이다. 샘플링 및 입력 주파수가 각각 20MHz, 1MHz 일 때 52dB의 SNDR과 59dBc의 SFDR을 나타내었다.

• 한국레이저가공학회지
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• 제17권3호
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• pp.19-23
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• 2014

To directly engrave circuit-line patterns as wide as $6{\mu}m$ in a buildup film to be used as an IC substrate, we applied a projection ablation technique in which an 8 inch dielectric ($ZrO_2/SiO_2$) mask, a DPSS 355nm laser instead of an excimer laser, a ${\pi}$-shaper and a galvo scanner are used. With the ${\pi}$-shaper and a square aperture, the Gaussian beam from the laser is shaped into a square flap-top beam. The galvo scanner before the $f-{\theta}$ lens moves the flat-top beam ($115{\mu}m{\times}105{\mu}m$) across the 8 inch dielectric mask whose patterned area is $120mm{\times}120mm$. Based on the results of the previous research by the authors, the projection ratio was set at 3:1. Experiments showed that the average width and depth of the engraved patterns are $5.41{\mu}m$ and $7.30{\mu}m$, respectively.

• 한국전자통신학회논문지
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• 제7권5호
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• pp.1061-1066
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• 2012

디지털 메모리는 신뢰성, 속도 그리고 상대적인 단순한 제어회로로 인해 지금까지 저장장치로서 널리 사용되어 왔다. 그러나 디지털 메모리 저장능력은 공정의 선폭감소의 한계로 인해 결국 한계에 다다르게 될 것이다. 이러한 저장 능력을 획기적으로 증가시키는 방안의 하나로서 메모리의 셀에 저장하는 데이터의 형태를 디지털에서 아날로그로 변화시키는 것이다. 한 개의 셀과 프로그래밍을 위한 주변회로로 구성된 아날로그 메모리가 0.16um 표준 CMOS 공정에서 제작되었다. 제작된 아날로그 메모리는 저밀도 불활성 메모리, SRAM과 DRAM에서 리던던시 회로 제어, ID나 보안코드 레지스터, 영상이나 음성 저장장치 등에 응용될 것이다.

• 한국진공학회:학술대회논문집
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• 한국진공학회 2013년도 제44회 동계 정기학술대회 초록집
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• pp.149-149
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• 2013

반도체 공정 및 디스플레이 공정에서 발생하는 오염입자는 공정 불량을 일으키는 가장 큰 인 중의 하나이며, 수십 나노에서 수 백 나노의 크기를 갖는다. 최근 반도체 산업이 발전함에 따라 회로의 선폭이 점차 감소하고 있으며 오염입자의 임계 직경(critical diameter) 또한 작아지고 있다. 또한 디스플레이 산업에서는 패널이 대형화되고 공정이 발달함에 따라 입자에 의한 패널 오염이 이슈가 되고 있는 실정이다. 현재 반도체 및 디스플레이 산업에서 사용되는 측정방법으로는 레이저를 이용하여 공정 후 표면에 남아있는 오염입자를 측정하는 ex-situ 방법이 주를 이루고 있다. Ex-situ 방법을 이용한 오염입자의 제어는 웨이퍼 전체를 측정할 수 없을 뿐만 아니라 실시간 측정이 불가능하기 때문에 공정 모니터링 장비로 사용이 어려우며 오염입자와 공정 간의 상관관계 파악에도 많은 제약이 따르게 된다. 이에 따라 저압에서 in-situ 방법을 이용한 실시간 오염입자 측정 기술 개발이 요구되고 있다. 또한 입자의 크기 뿐 아니라 성분과 형상까지 측정할 수 있는 장치의 개발 요구가 높아지고 있는 실정이다. 이를 위해 입자의 크기 및 분포를 측정할 수 있는 Particle Beam Mass Spectrometer (PBMS)와 형상을 측정할 수 있는 Scanning Electron Microscope (SEM)의 기능을 통합하여 실시간으로 나노입자의 복합특성(크기, 성분, 형상)을 측정할 수 있는 장치를 개발하였다. 또한 기존 장치들의 문제점 중 하나가 실시간으로 교정이 불가능하다는 것이었는데 이 장치의 경우 실시간으로 측정되는 결과의 조합으로 실시간 교정까지도 가능한 장점을 가지고 있다.

• 한국전기전자재료학회:학술대회논문집
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• 한국전기전자재료학회 2008년도 하계학술대회 논문집 Vol.9
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• pp.541-541
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• 2008

반도체 소자가 차세대 초미세 공정 기술 도입의 가속화를 통해 고속화 및 고집적화 되어 감에 따라 나노(Nano) 크기의 회로 선폭 미세화를 극복하고자 최적의 CMP (Chemical Mechanical Polishing) 공정이 요구되어지고 있다. 이처럼 CMP 공정이 반도체 제조 공정에 적용됨으로써 공정 마진 확보에 진일보 하였으나 CMP 장비의 공정 조건, 슬러리의 종류, 연마패드의 종류 등에 의해 CMP 성능이 결정된다. 특히 슬러리는 연마 공정의 성능에 중요한 영향을 미치는 요인이다. 고가의 슬러리가 차지하는 비중이 40% 이상을 넘고 있어 슬러리 원액의 소모량을 줄이기 위한 연구들이 현재 활발히 진행되고 있다. 본 연구에서는 새로운 연마제의 특성을 알아보기 위해 탈이온수(De-ionized water; DIW) 에 $CeO_2$, 연마제를 첨가한 후 분산시간에 따른 연마 특성과 AFM, EDX, XRD, TEM분석을 통해 그 가능성을 알아보았다.

• 한국전기전자재료학회:학술대회논문집
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• 한국전기전자재료학회 2007년도 추계학술대회 논문집
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• pp.49-49
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• 2007

최근 반도체 소자의 고집적화와 나노 (nano) 크기의 회로 선폭으로 인해 기존에 사용되었던 텅스텐이나 알루미늄 금속배선보다, 낮은 전기저항과 높은 electro-migration resistance가 필요한 Cu 금속배선이 주목받게 되었다. 하지만, Cu CMP 공정 시 높은 압력으로 인하여 low-k 유전체막의 손상과 디싱과 에로젼 현상으로 인한 문제점이 발생하게 되었다. 본 논문에서는, $KNO_3$ 전해액의 농도가 Cu 표면에 미치는 영향을 알아보기 위해 Tafel Curve와 CV (cyclic voltammograms)법을 사용하여 전기화학적 특징을 알아보았고 scanning electron microscopy (SEM), energy dispersive spectroscopy (EDS), X-ray Diffraction (XRD) 분석을 통해 금속표면을 비교 분석하였다.

• 한국전기전자재료학회:학술대회논문집
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• 한국전기전자재료학회 2007년도 추계학술대회 논문집
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• pp.179-180
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• 2007

반도체의 최소 회로 선폭이 감소함에 따라 Contact 저항이 크게 증가하게 된다. Contact 저항을 낮추기 위하여 Tungsten Metal Contact을 일반적으로 사용하며, Si 기판과의 Ohmic 접촉 및 WF6의 Fluorine과 Si 반응을 억제하기 위한 Barrier Metal로 Ti/TiN 이중막을 사용한다. 본 논문에서는 90nm급 이하 제품의 CVD Ti/TiN Barrier Metal이 유발하는 불량 현상과 원인 규명에 대하여 연구하였으며, Ohmic Contact형성을 위해 TiSix형성 최적화 방안에 대해 정리하였다.

• 한국정보처리학회:학술대회논문집
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• 한국정보처리학회 2022년도 춘계학술발표대회
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• pp.477-480
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• 2022

반도체 성능 향상으로 신호를 전달하는 회로의 단위가 마이크로 미터에서 나노미터로 미세화되어 선폭(linewidth)이 점점 좁아지고 있다. 이러한 변화는 검출해야 할 불량의 크기가 작아지고, 정상 공정상태와 비정상 공정상태의 차이도 상대적으로 감소되어, 공정오차 및 공정조건의 허용범위가 축소되었음을 의미한다. 따라서 검출해야 할 이상징후 탐지가 더욱 어렵게 되어, 높은 정밀도와 해상도를 갖는 검사공정이 요구되고 있다. 이러한 이유로, 미세 공정변화를 파악할 수 있는 신규 검사 및 계측 공정이 추가되어 TAT(Turn-around Time)가 증가하게 되었고, 웨이퍼가 가공되어 완제품까지 도달하는데 필요한 공정시간이 증가하여 제조원가 상승의 원인으로 작용한다. 본 논문에서는 웨이퍼의 검계측 데이터가 아닌, 제조공정 과정에서 발생하는 다양한 센서 및 장비 데이터를 기반으로 웨이퍼 제조 결과가 양품인지 그렇지 않으면 불량인지 구별할 수 있는 가상계측 모델을 제안한다. 기계학습의 여러 알고리즘 중에서 다양한 장점을 갖는 XGBoost 알고리즘을 이용하여 예측모델을 구축하였고, 데이터 전처리(data-preprocessing), 주요변수 추출(feature selection), 모델 구축(model design), 모델 평가(model evaluation)의 순서로 연구를 수행하였다. 결과적으로 약 94% 이상의 정확성을 갖는 모형을 구축하는데 성공하였으나 더욱 높은 정확성을 확보하기 위해서는 반도체 공정과 관련된 Domain Knowledge 를 반영한 모델구축과 같은 추가적인 연구가 필요하다.