• Proceedings of the Korean Information Science Society Conference
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• 2001.10a
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• pp.586-588
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• 2001

회로분할 기법은 VLSI 설계뿐만 아니라 많은 분야에서 응용될 수 있어 오랫동안 연구가 행해졌다. 대부분의 회로분할 휴리스틱에서 Fiduccia-Mattheyses(FM) 방법을 핵심 기술로 사용하고 있다. 회로 분할 문제는 또한 다른 컴비네토리얼 문제에서처럼 해 공간에서 최적해를 찾는 문제로 볼 수 있는데. GWW(Go With the Winners) 방법은 해 공간을 검색하는 성공적인 패러다임 중의 하나이다. 본 논문에서는 “GWW” 패러다임을 FM 방법에 접목시켜 회로를 분할하기 위한 휴리스틱을 제안한다. MCNC 벤치마크 회로를 이용하여 전형적인 FM 방법에 의한 결과와 “GWW”패러다임을 접목하여 얻은 결과를 비교하였다. 실험결과는 매우 고무적이다.

• Proceedings of the Korea Information Processing Society Conference
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• 2001.10b
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• pp.1607-1610
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• 2001

회로분할 기법은 VLSI 칩 설계 시 핵심적인 기술로서 오랫동안 연구가 행해져 왔는데, 대부분의 회로분할 휴리스틱에서 Fiduccia-Mattheyses(FM) 알고리즘을 기본 기술로 사용하고 있다. 본 논문에서도 FM 알고리즘을 기본 분한 기술로 이용하되 선형배치 및 클러스터링 기법을 추가로 적용하여 효과적인 회로 분할 알고리즘을 제안한다. MCNC 벤치마크 회로를 이용하여 제안한 알고리즘과 FM 알고리즘을 실험적으로 비교하였다. 실험결과는 회로에 따라 적게는 14%, 많게는 57%까지 개선되는 것을 보여준다.

• Proceedings of the IEEK Conference
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• 2000.09a
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• pp.837-840
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• 2000

동영상에서 움직이는 객체 분할 및 모션 예측을 동시에 수행할 수 있는 연구는 다양한 방법으로 시도 되어 왔다. 실제 이미지를 서로 다른 움직임이나 서로 다른 공간적인 특정 영역으로 분리 될 수 있다고 가정 한다면 복수의 객체 또는 객체의 움직임으로 표현 할 수 있다. 객체 분할 측면에서 볼 때 효율적인 분할을 위해서는 특징 입력 벡터의 선택이 중요한 변수로 작용한다. 본 연구에서는 정밀한 객체 분할을 위해 밝기, 질감(Texture) 정보와 같은 정지영상의 특징 입력 벡터와 움직임 벡터 같은 동영상의 특징 입력 벡터를 동시에 사용한다. 분리된 객체는 각각의 클래스를 구성하게 되고 이를 위한 클래스 분류기로서 Median Radial Basis 신경 회로망을 사용한다. 객체 분할과 움직임 예측을 위해서 확률적 방법을 통한 에너지 함수를 구하고 비용함수를 도입한다. 신경 회로망의 각 Basis 함수는 영상의 특정한 영역에서 활성화되며 객체의 분류를 위해 신경 회로망 출력으로 가중치의 합으로서 나타나게 된다.

• Journal of the Korean Institute of Telematics and Electronics C
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• v.36C no.1
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• pp.22-33
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• 1999

In this paper, we propose a new multi-way circuit partitioning system that partition large circuits to progrmmable circuit board which consist of FPGAs and interconnect components. Here the routing topology among the chips are predetermined and the number of available interconnections are fixed. Since the given constraints are difficult to be satisfied by the previous partition method, we suggest a new multi-way partition method by target restriction that considers all the constraints for the given board. To speed up, we construct a multi-level cluster tree for hierarchical partitioning. Experimental results for several benchmarks show that the our partition method partition them by satisfying all the given constraints and it used up to 10 % fewer interconnections among the chips than the previous K-way partition method.

• The Journal of Korean Institute of Communications and Information Sciences
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• v.25 no.8B
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• pp.1477-1486
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• 2000

This paper proposes an efficient kernel-based partitioning algorithm for reducing area and power dissipation in combinational circuit design.. The proposed algorithm decreases the power consumption by partitioning a given circuit utilizing a kernel, and reduces the area overhead by minimizing duplicated gates in the partitioned subcircuits. Experimental results for the MCNC benchmarks show that the proposed algorithm is effective by generating circuits consuming 43.6% less power with 30.7% less area on the average, when compared to the previous algorithm based on precomputation circuit structure.

• Journal of the Institute of Electronics and Information Engineers
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• v.49 no.9
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• pp.270-275
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• 2012

This paper describes design of a variable-N frequency synthesizer for RF PLL with $0.13{\mu}m$ silicon CMOS technology being used as an application of the UWB system like MBOA. To get good performance of speed and noise super dynamic circuits was used, and to get variable-N division ratio MOSFET switching circuits was used. Especially to solve narrow bandwidth problem of the dynamic circuits load resistance value of unit divider block was varied. Simulation results of the designed circuit shows very fast and wide operation characteristics as 5~26GHz frequency range.

• Journal of the Institute of Electronics Engineers of Korea SD
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• v.48 no.1
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• pp.56-61
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• 2011

This paper describes design of a programmable frequency synthesizer for RF PLL with $0.18{\mu}m$ silicon CMOS technology being used as an application of the UWB system like MBOA. To get good performance of speed and noise super dynamic circuits was used, and to get programmable division ratio switching circuits was used. Especially to solve narrow bandwidth problem of the dynamic circuits load resistance value of unit divider block was varied. Simulation results of the designed circuit shows very fast and wide operation characteristics as 1~14GHz frequency range.

• Proceedings of the Korea Society for Simulation Conference
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• 1999.04a
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• pp.122-126
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• 1999

시스템 레벨 PCB(Printed Circuit Board) 디자인은 최종적인 시스템 특성에 정확한 정보를 갖지 못하는 디자인 결정을 하기 위해 여러 가지 정보가 필요하다. 또한 분할 할 때 분할 시간과 방법은 매우 중요하고 합성 결과의 특성은 교환(tradeoffs)과 디자인 결정에 매우 민감하다. 그러므로 만일 디자인이 합성되고 단일 보드로 디자인된다 할지라도 후에 다중 보드로 분할 될 수 있다. 따라서 본 논문에서는 PCB회로 디자인의 제약구동 방법중 off-critical-path 분할기법을 사용한 휴리스틱(heuristic) 방법을 제안했고 교환 그래프 착색 알고리즘을 제안했다.

• Proceedings of the Korean Institute of Information and Commucation Sciences Conference
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• 1999.11a
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• pp.525-529
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• 1999

본 논문에서는 고속 FPGA 설계를 위한 논리 수준의 조합회로 합성 알고리듬을 제안한다. 제안 된 알고리듬은 회로의 지연시간을 줄이기 위해 critical path를 분할한 후 분할된 회로를 동시에 수행하는 구조의 회로를 생성한다. MCNC 표준 테스트 회로에 대한 실험에서 제안된 지연시간 최적화 알고리듬이 기존 알고리듬에 비해 지연시간이 평균 33.3 % 감소된 회로를 생성함을 보였다.

• Journal of the Korean Institute of Telematics and Electronics C
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• v.36C no.6
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• pp.1-8
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• 1999

In circuit partitioning problem, work on vertex ordering have used to get good results for k-way partitioning. Body of work constructs a partitioning by first consturcting a vertex ordering, then splitting it. We present a re-placement algorithm for enhanced results by replacing and splitting the cllusters repeatedly. Experimental results on several circuits show that our approach achieves enhancement.