• 한국정보처리학회:학술대회논문집
• /
• 한국정보처리학회 2005년도 추계학술발표대회 및 정기총회
• /
• pp.147-150
• /
• 2005

본 논문에서는 협동적 제품 개발 환경에서 제품 설계 데이터와 제품 내의 객체 정보를 매칭하고 영상 기반에서 공학 데이터를 검색하기 위한 목적으로 영상 내의 객체의 각 영역을 분할 하고자 한다. 제품 설계시 생성 과정에서 CAD 툴 등으로부터 생성되는 영상은 객체 화소값의 차이가 적고 생산환경에 맞게 실시간으로 정보를 제공 할 수 있어야 한다. 위와 같은 두 가지 사항을 해결하기 위해, 전처리 과정이 없이 객체 내의 각 부분 정보를 알 수 있는 에지 기반 라벨링(Edge_Based Labeling) 기법을 제안한다.

• 한국정보처리학회:학술대회논문집
• /
• 한국정보처리학회 2001년도 추계학술발표논문집 (상)
• /
• pp.151-154
• /
• 2001

본 연구는 웹 카메라에 적용하기 위한 JPEG2000의 주요 블록인 EBCOT(Embedded Block Coding with Optimized Truncation)의 설계 및 구현에 관한 연구이다. EHCOT 블록은 웨이블렛(wavelet)변환에 의해 분할된 각 sub-band에 존재하는 주위 화소 값들과 상위 bit-plane의 값들에 대한 상호 연관성을 조사하여 context을 추출하고 그 context를 이용하여 엔트로피 부호화(entropy coding)를 수행하는 T1(Tier 1) 블록과 bit-stream을 구성하는 T2(Tier 2) 블록으로 구성된다. 본 논문에서는 JPEG2000에서 전체 압축성능을 좌우하는 EBCOT의 T1 블록을 Synopsys tool을 이용하여 설계하고 구현하였다.

• 한국정보과학회:학술대회논문집
• /
• 한국정보과학회 2007년도 가을 학술발표논문집 Vol.34 No.2 (C)
• /
• pp.258-262
• /
• 2007

최근 디지털 사진 시장은 블로그와 UCC 라는 트랜드와 함께 더욱 확대되고 있다. 이러한 시장 환경에서 디지털 카메라는 디지털 사진의 장점과 기기 가격의 하락으로 널리 보급되고 있다. 디지털 카메라의 보급에 따라 촬영된 방대한 사진자료의 검색과 관리의 중요성이 부각되고 있으며 이를 활용하기 위해 다방면에서 많은 연구가 진행되고 있다. 하지만 급속도로 확장된 디지털 카메라 시장에서 사용자에 대한 사용 패턴 조사와 분석은 미비한 실정이다. 본 논문에서는 디지털 카메라 시장 업계의 동향과 하드웨어적인 측면을 조사하고, 온라인 설문을 통하여 사용자의 사용 패턴을 조사하여 분석하였다. 총 34 명을 대상으로 디지털 카메라의 사용 패턴을 조사하였다. 저장 매체를 설문하는 조사에서는 응답자의 82%에 달하는 대부분의 사용자가 HDD를 주된 저장매체로 사용하고 있었고 CD나 DVD는 12%, 인화하여 보관하는 경우는 6%에 그쳤다. 보관되고 있는 사진의 용량을 조사하는 설문에서는 약 35%에 해당하는 사용자들의 10GB에 달하는 사진을 보유하고 있었고, 주로 찍는 화소로는 약 41%의 사용자가 300만 화소로 촬영하고 있었다. 이러한 사용자 패턴 분석과 설문 자료 결과를 통하여 사진 관련 커뮤니티나 포털 사이트를 기획하거나 새로운 인터페이스의 디지털 카메라를 설계하는데 기여할 수 있다.

• 대한전자공학회논문지SD
• /
• 제37권10호
• /
• pp.57-64
• /
• 2000

본 논문에서는 동적 프로그래밍에 기반한 스테레오 정합 알고리듬을 구현하는 새로운 하드웨어 구조를 제안하였다. 제안된 MOEPE(Merged Odd-Even PE) 구조는 시스톨릭 방법으로 동작하고, 극상선상의 화소의 밝기 값으로부터 변이를 찾는다. MOEPE구조에서 사용된 PE 수는 변이제약조건의 수와 일치하는데, 이는 극상선상의 화소 수만큼의 PE를 사용하는 기존의 방법에 비하여 훨씬 적은 수의 PE를 사용한다. MOEPE 구조에서 사용된 PE 수는 일반적 크기의 영상에 대하여, 기존의 방법에 비하여 약 25배 적은 수의 PE를 사용한다. 제안된 구조는 VHDL로 기술하였고, Synopsys 설계 환경에서 시뮬레이션을 수행하였다.

• 한국통신학회논문지
• /
• 제30권3C호
• /
• pp.102-111
• /
• 2005

본 논문에서는 MPEG-4 AVC 부호화기를 위한 고속 인터 예측기에 대한 하드웨어 구조를 제안한다. 동영상 압축기술인 MPEG-4 AVC 부호화기의 전체 구성 중에서 핵심 부분인 인터 예측기를 1/4화소 단위로 움직임 추정을 수행 할 수 있도록 하드웨어 구조를 설계하였으며 이를 위해 블록 조각화, 움직임 추정, 움직임 보정의 기본적인 구조를 구성하고 실시간 동영상 부호화를 할 수 있도록 인터 메모리와 1/4화소 단위 고속 블록 계산기 등을 이용하였다. 구현된 전체 모듈은 Altera Excalibur 디바이스와 Xilinx Virtex2 디바이스를 이용한 FPGA 구성을 통해 검증하고 삼성 STD130 0.18um CMOS Cell Library를 이용하여 합성 및 검증을 하였다. 이렇게 검증된 구조의 성능은 ASIC으로 구현할 경우 최대 동작 주파수가 약 62.5MHz이며 성능은 QCIF크기의 영상데이터를 기준으로 초당 약 88프레임의 인터예측을 수행할 수 있다. 본 성능은 하드웨어 기반의 MPEG-4 AVC 실시간 부호화기를 설계하기에 적합한 구조임을 보여준다.

• 한국정보통신학회논문지
• /
• 제9권5호
• /
• pp.1031-1038
• /
• 2005

본 논문에서는 패럴렉스 배리어 방식의 2D/3D 겸용 PC 및 핸드폰용 LCD를 위한 화소단위의 실시간 3D 영상변환 구조를 제안하고, 이를 FPGA 기반으로 설계한 후에 전체적인 동작을 위한 시스템으로 구현하였다. PC로부터 출력되는 아날로그 형태의 영상신호를 A/D 변환한 후에 디지털 형태의 신호를 입력된 영상의 형태에 따라서 3D 형태의 영상으로 재구성한다. 3D 형태의 영상으로 재구성하는 알고리즘은 패럴렉스 배리어에 많은 부분 의존하고 하는데, 입력되는 영상의 포맷에 따라서 R, G, B의 화소 단위로 영상을 인터리빙 하는 방식을 사용한다. 제안한 구조는 고속의 메모리 처리기법과 함께 다시점 2D 영상을 3D 영상으로 변환하는 FPGA로 설계되고, 고속의 데이터 저장 및 처리를 위해 4개의 SDRAM을 사용한다. 구현된 전체 시스템은 A/D 변환기를 위한 시스템과 디지털화된 2D 영상신호를 3D 디스플레이를 위한 영상신호로 변환하는 FPGA 시스템 그리고 3D영상을 디스플레이할 수 있는 LCD 패널로 구성된다.

• 한국통신학회논문지
• /
• 제34권11C호
• /
• pp.1029-1039
• /
• 2009

본 논문에서는 기존의 변이 영상 획득 방법들에 비하여 시간 대비 정확도가 우수한 기법을 제안하고 H/W로 구현한다. 제안한 기법은 고속 연산이 가능한 화소 대 화소의 움직임 추정 기법을 이용한다. 움직임 추정 기법은 영상 내 텍스쳐의 분포 특성과 무관하게 정합 윈도우의 유사성에만 의존하기 때문에 추출된 변이정보의 정확도가 떨어진다. 이를 해결하기 위해서 영상의 국부 특성에 따른 가변 크기 윈도우 정합 기법을 도입하고, 영상 내 텍스쳐가 균일한 부분 및 물체의 윤곽선 부분에서도 높은 정확도를 얻는다. 제안한 기법은 고속 연산이 가능하도록 수행속도에 최적화된 하드웨어로 설계된다. 하드웨어는 Verilog-HDL로 설계하였고, Hynix $0.35{\mu}m$ CMOS 라이브러리를 사용하여 게이트수준으로 합성하였다. 구현한 하드웨어는 최대 120MHz의 클록 주파수에서 초당 15 프레임을 안정적으로 처리할 수 있었다.

• 한국정보통신학회논문지
• /
• 제12권3호
• /
• pp.527-533
• /
• 2008

움직임 보상은 고화질의 실시간 비디오 응용에 있어서 언제나 주된 병목을 초래한다. 따라서 실시간 비디오 응용에서는 움직임 보상을 수행하는 고속의 전용 하드웨어를 필요로 한다. 여러 동영상 부호화 방식에서 영상프레임은 픽셀의 블록으로 분할된다. 일반적으로 움직임 보상은 이전 프레임으로부터 움직임을 추정하여 현재의 블록을 예측하게 된다. 움직임 보상에 사용되는 화소 정밀도가 높을수록 보다. 좋은 성능을 갖지만 연산량은 증가하게 된다. 본 논문에서는 1/4 화소 정밀도를 지원하는 H.264/AVC 부호화기에 적합한 움직임 보상기의 아키텍처를 연구하였다. 설계된 움직임 보상기는 전치 배열과 휘도 6-tap 필터 3개를 사용하여 높은 하드웨어 이용률을 갖게 하였으며 내부 메모리의 크기를 감소시켰다. VHDL을 사용하여 기술하였으며, Xilinx ISE툴을 사용하여 합성하고, Modelsim_6.1i를 사용하여 검증하였다. 설계된 움직임 보상기는 단지 3개의 6-tap 필터만을 사용하면서 매크로블록 당 640 클럭 사이클에 수행하였다. 본 논문에서 제안하는 움직임 보상기는 실시간 비디오 처리를 요구하는 분야에 응용 가능할 것으로 사료된다.

• 한국정보처리학회:학술대회논문집
• /
• 한국정보처리학회 2012년도 추계학술발표대회
• /
• pp.645-648
• /
• 2012

본 논문에서는 고성능 HEVC(High Efficiency Video Coding) 복호기 설계를 위한 효율적인 SAO(Sample Adaptive Offset)의 하드웨어 구조 설계에 대해 기술한다. SAO는 양자화 등의 손실 압축에 의해 발생하는 정보의 손실을 보상하는 기술이다. 하지만 HEVC의 최대 블록 크기인 $64{\times}64$ 단위를 화소 단위 연산을 수행하기 때문에 높은 연산시간 및 연산량이 요구된다. 따라서 본 논문에서 제안하는 SAO 하드웨어 구조는 $8{\times}8$ 단위를 처리하는 연산기로 구성하여 하드웨어 면적을 최소화하였고, 내부레지스터를 이용하여 $64{\times}64$ 블록 크기를 지원한다. 또한 기존 SAO의 top-down 블록분할 구조에서 down-top 블록분할 구조로 설계하여 연산시간 및 연산량을 최소화 하였다. 제안하는 하드웨어 구조는 Verilog HDL로 설계하였으며, TSMC 칩 공정 $0.18{\mu}m$ 셀 라이브러리로 합성한 결과 동작 주파수는 250MHz, 전체 게이트 수는 45.4k 이다.

• 한국정보처리학회:학술대회논문집
• /
• 한국정보처리학회 2013년도 추계학술발표대회
• /
• pp.1506-1509
• /
• 2013

본 논문에서는 고성능 HEVC(High Efficiency Video Coding) 복호기 설계를 위한 효율적인 in-loop filter의 하드웨어 구조 설계에 대해 기술한다. in-loop filter는 deblocking filter와 SAO로 구성되며, 블록 단위 영상 압축 및 양자화 등에서 발생하는 정보의 손실을 보상하는 기술이다. 하지만 HEVC는 $64{\times}64$ 블록 크기까지 화소 단위 연산을 수행하기 때문에 높은 연산시간 및 연산량이 요구된다. 따라서 본 논문에서 제안하는 in-loop filter의 deblocking filter 모듈과 SAO 모듈은 최소 연산 단위인 $8{\times}8$ 블록 연산기로 구성하여 하드웨어 면적을 최소화하였다. 또한 SAO에서는 $8{\times}8$ 블록의 연산 결과를 내부레지스터에 저장하는 구조로 $64{\times}64$ 블록 크기를 지원하도록 설계하여 연산시간 및 연산량을 최소화 하였다. 제안하는 하드웨어 구조는 Verilog HDL로 설계하였으며, TSMC 칩 공정 180nm 셀 라이브러리로 합성한 결과 동작 주파수는 270MHz이고, 전체 게이트 수는 48.9k이다.