• Proceedings of the Korea Information Processing Society Conference
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• 2005.11a
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• pp.147-150
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• 2005

본 논문에서는 협동적 제품 개발 환경에서 제품 설계 데이터와 제품 내의 객체 정보를 매칭하고 영상 기반에서 공학 데이터를 검색하기 위한 목적으로 영상 내의 객체의 각 영역을 분할 하고자 한다. 제품 설계시 생성 과정에서 CAD 툴 등으로부터 생성되는 영상은 객체 화소값의 차이가 적고 생산환경에 맞게 실시간으로 정보를 제공 할 수 있어야 한다. 위와 같은 두 가지 사항을 해결하기 위해, 전처리 과정이 없이 객체 내의 각 부분 정보를 알 수 있는 에지 기반 라벨링(Edge_Based Labeling) 기법을 제안한다.

• Proceedings of the Korea Information Processing Society Conference
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• 2001.10a
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• pp.151-154
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• 2001

본 연구는 웹 카메라에 적용하기 위한 JPEG2000의 주요 블록인 EBCOT(Embedded Block Coding with Optimized Truncation)의 설계 및 구현에 관한 연구이다. EHCOT 블록은 웨이블렛(wavelet)변환에 의해 분할된 각 sub-band에 존재하는 주위 화소 값들과 상위 bit-plane의 값들에 대한 상호 연관성을 조사하여 context을 추출하고 그 context를 이용하여 엔트로피 부호화(entropy coding)를 수행하는 T1(Tier 1) 블록과 bit-stream을 구성하는 T2(Tier 2) 블록으로 구성된다. 본 논문에서는 JPEG2000에서 전체 압축성능을 좌우하는 EBCOT의 T1 블록을 Synopsys tool을 이용하여 설계하고 구현하였다.

• Proceedings of the Korean Information Science Society Conference
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• 2007.10c
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• pp.258-262
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• 2007

최근 디지털 사진 시장은 블로그와 UCC 라는 트랜드와 함께 더욱 확대되고 있다. 이러한 시장 환경에서 디지털 카메라는 디지털 사진의 장점과 기기 가격의 하락으로 널리 보급되고 있다. 디지털 카메라의 보급에 따라 촬영된 방대한 사진자료의 검색과 관리의 중요성이 부각되고 있으며 이를 활용하기 위해 다방면에서 많은 연구가 진행되고 있다. 하지만 급속도로 확장된 디지털 카메라 시장에서 사용자에 대한 사용 패턴 조사와 분석은 미비한 실정이다. 본 논문에서는 디지털 카메라 시장 업계의 동향과 하드웨어적인 측면을 조사하고, 온라인 설문을 통하여 사용자의 사용 패턴을 조사하여 분석하였다. 총 34 명을 대상으로 디지털 카메라의 사용 패턴을 조사하였다. 저장 매체를 설문하는 조사에서는 응답자의 82%에 달하는 대부분의 사용자가 HDD를 주된 저장매체로 사용하고 있었고 CD나 DVD는 12%, 인화하여 보관하는 경우는 6%에 그쳤다. 보관되고 있는 사진의 용량을 조사하는 설문에서는 약 35%에 해당하는 사용자들의 10GB에 달하는 사진을 보유하고 있었고, 주로 찍는 화소로는 약 41%의 사용자가 300만 화소로 촬영하고 있었다. 이러한 사용자 패턴 분석과 설문 자료 결과를 통하여 사진 관련 커뮤니티나 포털 사이트를 기획하거나 새로운 인터페이스의 디지털 카메라를 설계하는데 기여할 수 있다.

• Journal of the Institute of Electronics Engineers of Korea SD
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• v.37 no.10
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• pp.57-64
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• 2000

In this paper, we propose the new hardware architecture which implements the stereo matching algorithm using the dynamprogrammethod. The proposed MOEPE(Merged Odd-Even PE) architecture operates in the systolic manner and finds the disparities form the intensities of the pixels on the epipolar line. The number of PEs used in the MOEPE architecture is the same number of the range constraint, which reduced the nuMber of the necessary PEs draMatically compared to the traditional method which uses the PEs with the same number of pixels on the epipolar line. For the normal sized images, the numof the MOEPE architecture is less than that of the PEs in the traditional method by 25${\times}$The proposed architecture is modeled with the VHDL code and simulated by the SYNOPSYS tool.

• The Journal of Korean Institute of Communications and Information Sciences
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• v.30 no.3C
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• pp.102-111
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• 2005

In this paper, we propose an advanced hardware architecture for the fast inter prediction engine of the video coding standard MPEG-4 AVC. We describe the algorithm and derive the hardware architecture emphasizing and real time operation of the quarter_pel based motion estimation. The fast inter prediction engine is composed of block segmentation, motion estimation, motion compensation, and the fast quarter_pel calculator. The proposed architecture has been verified by ARM-interfaced emulation board using Excalibur & Virtex2 FPGA, and also by synthesis on Samsung 0.18 um CMOS technology. The synthesis result shows that the proposed hardware can operate at 62.5MHz. In this case, it can process about 88 QCIF video frames per second. The hardware is being used as a core module when implementing a complete MPEG-4 AVC video encoder chip for real-time multimedia application.

• Journal of the Korea Institute of Information and Communication Engineering
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• v.9 no.5
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• pp.1031-1038
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• 2005

In this paper, we propose real-time 3D image converting architecture by a unit of pixel for 2D/3D compatible PC and LCD of cellular phone with parallax burier, and implement a system for overall display operation after designing a circuit based on FPGA. After digitizing anolog image signal from PC, we recompose it to 3D image signal according to input image type. Since the architecture which rearranges 2D image to 3D depends on parallax burier, we use interleaving method which mixes pixels by a unit of R, G, and B cell. The propose architecture is designed into a circuit based on FPGA with high-speed memory access technique and use 4 SDRAMs for high performance data storing and processing. The implemented system consists of A/D converting system, FPGA system to formatting 2D signal to 3D, and LCD panel with parallax barrier, for 3D display.

• The Journal of Korean Institute of Communications and Information Sciences
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• v.34 no.11C
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• pp.1029-1039
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• 2009

In this paper, the existing disparity aquisition algorithms were analyzed, on the bases of which a disparity generation technique that is superior in accuracy to the generation time was proposed. Basically it uses a pixel-by-pixel motion estimation technique. It has a merit of possibility of a high-speed operation. But the motion estimation technique has a disadvantage of lower accuracy because it depends on the similarity of the matching window regardless of the distribution characteristics of the texture in an image. Therefore, an enhanced technique to increase the accuracy of the disparity is required. This paper introduced a variable-sized window matching technique for this requirement. By the proposed technique, high accuracies could be obtained at the homogeneous regions and the object edges. A hardware to generate disparity image was designed, which was optimized to the processing speed so that a high throughput is possible. The hardware was designed by Verilog-HDL and synthesized using Hynix $0.35{\mu}m$ CMOS cell library. The designed hardware was operated stably at 120MHz using Cadence NC-VerilogTM and could process 15 frames per second at this clock frequency.

• Journal of the Korea Institute of Information and Communication Engineering
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• v.12 no.3
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• pp.527-533
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• 2008

Motion compensation always produces the principal bottleneck in the real-time high quality video applications. Therefore, a fast dedicated hardware is needed to perform motion compensation in the real-time video applications. In many video encoding methods, the frames are partitioned into blocks of Pixels. In general, motion compensation predicts present block by estimating the motion from previous frame. In motion compensation, the higher pixel accuracy shows the better performance but the computing complexity is increased. In this paper, we studied an architecture of motion compensator suitable for H.264/AVC encoder that supports quarter-pixel accuracy. The designed motion compensator increases the throughput using transpose array and 3 6-tap Luma filters and efficiently reduces the memory access. The motion compensator is described in VHDL and synthesized in Xilinx ISE and verified using Modelsim_6.1i. Our motion compensator uses 36-tap filters only and performs in 640 clock-cycle per macro block. The motion compensator proposed in this paper is suitable to the areas that require the real-time video processing.

• Proceedings of the Korea Information Processing Society Conference
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• 2012.11a
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• pp.645-648
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• 2012

본 논문에서는 고성능 HEVC(High Efficiency Video Coding) 복호기 설계를 위한 효율적인 SAO(Sample Adaptive Offset)의 하드웨어 구조 설계에 대해 기술한다. SAO는 양자화 등의 손실 압축에 의해 발생하는 정보의 손실을 보상하는 기술이다. 하지만 HEVC의 최대 블록 크기인 $64{\times}64$ 단위를 화소 단위 연산을 수행하기 때문에 높은 연산시간 및 연산량이 요구된다. 따라서 본 논문에서 제안하는 SAO 하드웨어 구조는 $8{\times}8$ 단위를 처리하는 연산기로 구성하여 하드웨어 면적을 최소화하였고, 내부레지스터를 이용하여 $64{\times}64$ 블록 크기를 지원한다. 또한 기존 SAO의 top-down 블록분할 구조에서 down-top 블록분할 구조로 설계하여 연산시간 및 연산량을 최소화 하였다. 제안하는 하드웨어 구조는 Verilog HDL로 설계하였으며, TSMC 칩 공정 $0.18{\mu}m$ 셀 라이브러리로 합성한 결과 동작 주파수는 250MHz, 전체 게이트 수는 45.4k 이다.

• Proceedings of the Korea Information Processing Society Conference
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• 2013.11a
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• pp.1506-1509
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• 2013

본 논문에서는 고성능 HEVC(High Efficiency Video Coding) 복호기 설계를 위한 효율적인 in-loop filter의 하드웨어 구조 설계에 대해 기술한다. in-loop filter는 deblocking filter와 SAO로 구성되며, 블록 단위 영상 압축 및 양자화 등에서 발생하는 정보의 손실을 보상하는 기술이다. 하지만 HEVC는 $64{\times}64$ 블록 크기까지 화소 단위 연산을 수행하기 때문에 높은 연산시간 및 연산량이 요구된다. 따라서 본 논문에서 제안하는 in-loop filter의 deblocking filter 모듈과 SAO 모듈은 최소 연산 단위인 $8{\times}8$ 블록 연산기로 구성하여 하드웨어 면적을 최소화하였다. 또한 SAO에서는 $8{\times}8$ 블록의 연산 결과를 내부레지스터에 저장하는 구조로 $64{\times}64$ 블록 크기를 지원하도록 설계하여 연산시간 및 연산량을 최소화 하였다. 제안하는 하드웨어 구조는 Verilog HDL로 설계하였으며, TSMC 칩 공정 180nm 셀 라이브러리로 합성한 결과 동작 주파수는 270MHz이고, 전체 게이트 수는 48.9k이다.