• 정보처리학회논문지A
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• 제15A권4호
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• pp.211-216
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• 2008

본 논문에서는 핫 케리어 효과, 항복전압 전하, 트랜지스터 Id Vg 특성곡선, 전하 트래핑, SILC와 같은 특성들을 비교하기 위하여 HP 4145 디바이스 테스터를 사용하여 습식 산화막과 질화 산화막으로된 $0.2{\mu}m$ NMOSFET를 만들어 측정하였다. 그 결과 질화 산화막으로 만들어진 디바이스가 핫 케리어 수명(질화 산화막은 30년 이상인 반면에 습식 산화막 소자는 0.1년임), Vg의 변화, 항복전압, 전계 시뮬레이션, 전하 트래핑면에서도 습식 산화막 소자보다 우수한 결과를 얻을 수 있었다.

• 한국전기전자재료학회논문지
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• 제11권9호
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• pp.683-686
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• 1998

Hot carrier effects as a function of bias stress time and bias stress consitions were syste-matically investigated in p-channel poly-Si TFT s fabricated on the quartz substrate. The device degradation was observed for the negative bias stress, while improvement of electrical characteristic except for subthreshold slope was observed for the positive bias stress. It was found that these results were related to the hot-carrier injection into the gate oxide and interface states at the poly-Si/$SiO_2$interface rather than defects states generation within the poly-Si active layer under bias stress.

• 한국시뮬레이션학회논문지
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• 제17권2호
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• pp.13-19
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• 2008

본 연구에서는 드레인 부근의 채널 영역에서 접합 전계를 줄이는 Buffered deposition 구조의 소자를 제안하였다. Buffered deposition 구조의 소자 제작은 첫 번째 게이트를 식각한 후에 NM1(N-type Minor1) 이온주입을 하고 다시 HLD막과 질화막을 덮어 식각하여 제작하였다. 이러한 Buffered deposition 구조는 전계를 줄이기 위한 버퍼층으로 되어 있으며 Buffered deposition 소자의 여러 가지 구조의 Hot carrier 수명을 비교하였으며 열화 특성도 분석하여 10년간의 Hot carrier 수명을 만족함을 증명하였다.