• 한국정밀공학회지
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• 제6권4호
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• pp.126-135
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• 1989

본 연구에서는 공작기계의 동적설계를 합리적이고 효율적으로 수행하기 위하여 부분구조 합성법을 이용하여 부분구조의 감쇠 및 결합부의 특성행렬을 고려한 구조해석이론을 유도하고, 동적성능인 채터안정성 해석을 위하여 3차원 절삭동역학 이론을 사용하였다. 이를 결합하여 공작기계의 동적설계를 위한 전산프로그램 팩케지를 개발하고 국산 NC 선반의 성능개선에 응용하였으며, 부분구조 변경에 따른 전체 성능의 변화를 검토하였다.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2003년도 추계종합학술대회
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• pp.677-681
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• 2003

본 논문에서는 멀티미디어 통신시스템을 위한 적응변조방식을 제안하였으며, 성능개선 기법으로는 Truncated Type-II Hybrid ARQ 방식과 MRC 다이버시티 합성기법을 사용하였다. 적응변조방식은 변조레벨에 의해 조절되고, 심볼 지수는 나카가미 페이딩 파라미터 값에 따라 변화한다. 멀티미디어 통신 시스템의 성능 해석은 다중 사용자 상황에서 적응변조방식 만을 고려한 경우, 적응변조방식과 Truncated Type-II Hybrid ARQ 방식을 고려한 경우와 적응변조방식에 Truncated Type-II Hybrid ARQ 방식과 최대비합성 다이버시티 합성기법을 동시에 고려한 경우를 비교 분석한다.

• 한국전자파학회논문지
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• 제29권8호
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• pp.624-631
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• 2018

위성 탑재체 합성 개구면 레이다(synthetic aperture radar: SAR) 시스템에서는 다양한 SAR 성능 변수의 제약조건을 충족하기 위해 안테나의 요구되는 특성을 분석하여야 한다. 본 논문에서는 결함 안테나 소자 존재 시 위성 SAR 안테나 빔 패턴을 최적화함으로써 SAR 시스템 성능변수를 최적화를 수행한다. SAR 시스템 성능변수 제약조건에 맞는 마스크 패턴을 설계한 후, 입자 군집 최적화(particle swarm optimization: PSO) 기법을 통해 마스크 패턴에 들어맞는 안테나 패턴 최적화 재합성을 수행한다. 시뮬레이션에서는 실제 위성 SAR 시스템 성능변수를 기반으로 안테나 빔 패턴 재합성을 수행하여 제안한 알고리즘의 성능을 확인한다.

• 한국통신학회논문지
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• 제36권2B호
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• pp.176-183
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• 2011

본 논문은 스마트 그리드를 비롯한 각종 미래 전력망 내 고속 데이터 전송을 타깃으로 한 SISO/MIMO-OFDM 기반 전력선통신 (PLC: power line communication) 방식의 구현 및 성능분석에 목적이 있다. 전력선통신 환경은 유선임에도 무선과 같은 다중경로 페이딩, 임펄스 잡음 등 매우 열악한 채널 특성을 갖는다. 다중경로 전력선 페이딩 채널은 Zimmermann 주파수 모델을 이용하며 임펄스 잡음 채널은 Middleton class A 모델을 이용한다. 본 논문에서는 주파수 선택적 다중경로 페이딩 특성을 갖는 전력선 채널 조건하에 공간 다이버시티 이득을 부가한 공간주파수 부호화 SISO/MIMO-OFDM 방식을 고려한다. 특별히 다중 안테나 경로와 다중 경로 페이딩의 다이버시티 이득을 효과적으로 결합한 최대비 합성 방식인 a&f-MRC를 이용한 기존 삼상 혹은 단상 PLC 시스템의 성능 개선 방안을 제시한다. 시뮬레이션을 통해 기존의 SISO/MIMO-OFDM 방식에 비한 성능우위를 입증하며 등비 합성법, 선택적 합성법과의 복잡도 대비 성능 비교로 시스템 설계상의 트레이드오프를 또한 제시한다. 임펄스 잡음지수 등 실제 PLC 채널 조건하에 체계적인 성능분석 및 시뮬레이션을 통해 적정 시스템 설계 파라미터를 도출한다.

• 한국지진공학회논문집
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• 제11권6호
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• pp.63-68
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• 2007

이 연구에서는 새로운 접합장치인 자동체결장치(Self-Locking Connectors)를 사용한 강재보-PC기둥 접합부의 내진성능에 대한 연구를 수행하였다. PC기둥(또는 합성기둥)과 강재보로 이루어진 합성모멘트골조는 각각의 재료의 장점을 최대한으로 이용한 합리적인 구조형식이다. 그러나 서로 다른 두 재료 사이의 접합에 따른 어려움으로 인해 접합부의 상세가 복잡해지고 제작비가 상승하는 단점을 가지고 있다. 반면에 자동체결장치는 쐐기의 원리를 이용한 접합장치로서 시공이 단순한 장점이 있다. 또한 자동체결장치를 사용한 접합부는 용접을 사용하지 않음으로써 기존의 접합부에 비해 내진성능을 개선할 수 있다. 본 연구에서는 자동체결장치를 사용한 강재보-PC기둥(또는 합성기둥) 접합부에 대한 내진성능을 검증하기 위해 반복하중 실험을 수행하였다. 실험결과 자동체결장치를 사용한 보-기둥 접합부는 우수한 내진성능을 발휘할 수 있는 것으로 나타났다.

• 한국콘크리트학회:학술대회논문집
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• 한국콘크리트학회 2010년도 춘계 학술대회 제22권1호
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• pp.7-8
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• 2010

비대칭 H형강이 콘크리트에 매립되어 화재에 노출되는 일반 합성 보에 비하여 내화성능이 높은 슬림플로어 공법에 대한 화재거동특성을 분석하고, 이를 기반으로 내화성능을 향상시킬 수 있는 최적 단면형상조건을 도출하고자 연구를 수행하였다. 단면형상은 휨 성능을 증진시킬 수 있는 웹 보강과 화재에 직접 노출되는 하부플렌지의 보강 방안에 대하여 화재실험을 진행하였으며, 무 보강조건과 형상변화시에 발생하는 합성플로어의 처짐을 비교 분석하여 최적 단면형상설계 조건을 도출하고자 하였다. 실험결과 웹보강방안에 비해 하부플렌지 보강시 내화성능 향상효율이 더 높은 것으로 나타났으며, 이는 화재에 직접적으로 노출되는 하부플렌지 부분에 보강을 하는 것이 급격한 온도상승으로 인한 강도저하로 인해 발생하는 변형을 보다 효율적으로 제어하기 때문으로 판단된다.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2003년도 추계종합학술대회
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• pp.154-158
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• 2003

본 논문에서는 Rician Fading 환경에서의 BCH부호화 된 DS-CDMA 16 QAM 신호의 선택합성 (SC : Selective Combining) 다이버시티 수신시의 오율 성능을 해석하였다. 첫 번째로 라이시안 페이딩 환경에서의 성능을 해석하고, 두 번째로 선택합성 다이버시티 수신기법을 채용한 경우, 세 번째로 다이버시티와 BCH부호화를 함께 채용하는 경우 성능을 해석하였다. 수치해석 결과 다이버시티와 부호화기법을 함께 채용함으로서 이동 무선데이터 통신채널 환경을 극복할 수 있는 현저한 성능 개선을 보였다.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2008년도 추계종합학술대회 B
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• pp.467-472
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• 2008

본 논문에서는 라이시안 페이딩 환경에서 선택 합성 다이버시티를 사용하여 최적 검파 기법을 적용한 길쌈 부호화된 16 QAM 신호의 오율 성능을 해석하였다. 라이시안 페이팅 환경에서 선택 합성 다이버시티를 사용하여 길쌈 부호화 기법을 채용한 16 QAM 신호의 성능을 기존의 검파 기법을 이용하여 분석하고, 페이딩의 크기와 부가되는 잡음 변화에 따라 수신 검출 레벨을 조정하는 기법을 사용하여 성능의 개선 정도를 해석하였다. 분석의 결과로서 라이시안 페이딩의 크기와 잡음의 변화와 특성에 따라 수신 검출 레벨을 조정함으로서 이동 무선 데이터 통신 채널 환경을 극복할 수 있는 성능 개선 효과가 있음을 확인하였다.

• 한국화재소방학회논문지
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• 제24권2호
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• pp.31-37
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• 2010

비대칭 슬림플로어 합성보(Asymmetric Slimfloor Beam, 이하 ASB)는 비대칭 형강의 일부를 콘크리트 슬래브에 삽입한 합성보로서, 유럽에서 개발되었다. 근래 국내에서도 건축물의 층고저감, 물량감소, 내화 성능 증대 등의 목적으로 ASB의 연구가 진행되고 있다. 본 연구에서는 실험을 통하여 ASB의 내화성능을 확인하고, 열전달해석을 통하여 내화성능 시간에서의 모멘트 내력(Moment capacity)을 산정하였다. 그 결과를 바탕으로 방화석고보드와 ASB로 구성된 3시간 내화구조를 선정하고, 내화 성능을 검토하였다.

• 한국정보통신학회논문지
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• 제22권1호
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• pp.1-8
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• 2018

최근 합성곱 신경망은 컴퓨터 비전에 관련된 여러 분야에서 높은 성능을 보여 주고 있으나 합성곱 신경망이 요구하는 많은 연산양은 임베디드 환경에 도입되는 것을 어렵게 하고 있다. 이를 해결하기 위해 ASIC이나 FPGA를 통한 합성곱 신경망의 구현에 많은 관심이 모이고 있고, 이러한 구현을 위해서는 효율적인 고정 소수점 표현이 필요하다. 고정 소수점 표현은 ASIC이나 FPGA에서의 구현에 적합하나 합성곱 신경망의 성능이 저하될 수 있는 문제가 있다. 이 논문에서는 합성곱 계층과 배치(batch) 정규화 계층에 대해 고정 소수점 표현을 분리해서, ResNet-50 합성곱 신경망의 합성곱 계층을 표현하기 위해 필요한 비트 수를 16비트에서 10비트로 줄일 수 있게 하였다. 연산이 집중되는 합성곱 계층이 더 간단하게 표현되므로 합성곱 신경망 구현이 전체적으로 더 효율적으로 될 것이다.