• 제목/요약/키워드: 하층산화막

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L/L 진공시스템을 이용한 적층캐패시터의 하층산화막 박막화에 대한 연구 (A study on the bottom oxide scaling for dielectric in stacked capacitor using L/L vacuum system)

  • 정양희;김명규
    • E2M - 전기 전자와 첨단 소재
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    • 제9권5호
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    • pp.476-482
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    • 1996
  • The multi-dielectric layer SiO$_{2}$/Si$_{3}$N$_{4}$/SiO$_{2}$(ONO) is used to improve electrical capacitance and to scale down the memory device. In this paper, improvement of the capacitance by reducing the bottom oxide thickness in the nitride deposition with load lock(L/L) vacuum system is studied. Bottom oxide thickness under the nitride layer is measured by ellipsometer both in L/L and non-L/L systems. Both results are in the range of 3-10.angs. and 10-15.angs., respectively, independent of the nitride and top oxide thickness. Effective thickness and cell capacitance for SONOS capacitor are in the range of 50-52.angs. and 35-37fF respectively in the case of nitride 70.angs. in L/L vacuum system. Compared with non-L/L system, the bottom oxide thickness in the case of L/L system decreases while cell capacitance increases about 4 fF. The results obtained in this study are also applicable to ONO scaling in the thin bottom oxide region of memory stacked capacitor.

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3차원 순차적 집적회로에서 계면 포획 전하 밀도 분포와 그 영향 (Interface trap density distribution in 3D sequential Integrated-Circuit and Its effect)

  • 안태준;이시현;유윤섭
    • 한국정보통신학회논문지
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    • 제19권12호
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    • pp.2899-2904
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    • 2015
  • 3차원 순차적 집적회로에서 열에 의한 손상으로 생성되는 계면 포획 전하가 트랜지스터의 드레인 전류-게이트 전압 특성에 미치는 영향을 소개한다. 2차원 소자 시뮬레이터를 이용해서 산화막 층에 계면 포획 전자 분포를 추출한 결과를 설명한다. 이 계면 포획 전자분포를 고려한 3차원 순차적 집적회로에서 Inter Layer Dielectric (ILD)의 길이에 따른 하층 트랜지스터의 게이트 전압의 변화에 따라서 상층 트랜지스터의 문턱전압 $V_{th}$의 변화량에 대해서 소개한다. 상대적으로 더 늦은 공정인 상층 $HfO_2$층 보다 하층 $HfO_2$층과 양쪽 $SiO_2$층이 열에 의한 영향을 더 많이 받았다. 계면 포획 전하 밀도 분포를 사용하지 않았을 때 보다 사용 했을 때 $V_{th}$ 변화량이 더 적게 변하는 것을 확인 했다. 3차원 순차적 인버터에서 ILD의 길이가 50nm이하로 짧아질수록 점점 더 $V_{th}$ 변화량이 급격히 증가하였다.

실리사이드 공정에 의해 제조된 아날로그용 다결정 실리콘 커패시터의 전기적 특성 변화 (The Effects of Silicide Process on Electrical Properties in an Analog Polysilicon Capacitor)

  • 이재성;이재곤
    • 대한전자공학회논문지SD
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    • 제38권1호
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    • pp.23-29
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    • 2001
  • 아날로그용 다결정 실리콘 커패시터를 Ti-실리사이드 공정으로 제조하여 실리사이드에의한 커패시터의 전기적 특성 변화를 조사하였다. 커패시터의 선형 특성을 개선시키기 위해서는 두 전극으로 사용되는 다결정실리콘의 물성이 동일해야한다. 다결정 실리콘들은 높은 불순물 농도를 가져야하고 그 크기가 같아야한다. 정전용량 전압 계수(Voltage Coefficient of Capacitance ;VCC)는 아날로그 커패시터의 선형성을 나타내는 계수이며, 커패시터의 구성 물질과 커패시터의 구조에 의존하게 된다. 본 연구에서는 다결정 실리콘을 Ti-실리사이드 함으로써 낮은 정전용량 전압 계수를 얻을 수 있었다. 이것은 실리사이드와 다결정 실리콘사이의 계면에서 기생 정전용량이 발생하여, 커패시터의 단위 면적 당 정전용량이 낮아졌기 때문이다. 그러나 실리사이드 공정동안 하층 다결정 실리콘 근처의 산화막에서 양전하가 형성됨을 전기적 특성으로부터 유추하였다.

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