• Proceedings of the Korean Society of Computer Information Conference
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• 2014.07a
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• pp.5-8
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• 2014

본 논문에서는 오픈 소스 하드웨어를 이용한 상황인식 스마트 디지털 도어락 시스템을 제안한다. 이 시스템은 오픈 소스 하드웨어를 이용하여 효율적으로 개발기간을 단축하고, 상황인식 센서를 이용하여 사용자에게 편리성을 제공하는 것에 목적을 두고 있다. 이 시스템은 사물인터넷(IoT) 기술을 이용하여 사용자의 스마트 폰을 인식하고, 센서를 이용해 사용자가 문을 열려고 하는 행동 인식한다. 위 두 가지의 요건이 충족된다면, 사용자가 도어락에 별다른 인증 절차를 거치지 않고도 출입이 가능하며, 이러한 인증 절차의 간소화로 인해 편리성은 증대 되고, 보안성도 보다 효과적이다.

• Proceedings of the Korean Society of Broadcast Engineers Conference
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• 2014.11a
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• pp.1-3
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• 2014

본 논문에서는 하드웨어 HEVC 인코더의 화면간 예측의 구조를 제안한다. 제안된 화면간 예측은 정수화소 움직임 예측을 통해 코딩 트리 유닛 내 코딩 유닛 분할과 각 코딩 유닛의 분할모드를 결정한다. 그리고, 부화소 움직임 예측, Merge모드 판단을 통해 예측 유닛의 움직임 벡터를 확정하고 움직임 보상을 수행한다. 이 과정에서 율-왜곡 비용계산 및 보간 필터 등의 하드웨어 자원이 효율적으로 공유된다. 또한, 전력소모를 줄이기 위하여 코딩 유닛의 skip 여부의 조기 판단을 통해 부화소 움직임 예측 및 화면내-화면간 최종 예측모드 결정과정의 전부 또는 일부를 생략하는 방법을 제공한다. 제안된 화면간 예측을 포함한 하드웨어 HEVC 인코더를 구현하여 실험한 결과, 250 MHz 의 동작 주파수에서 초당 124 Mpixel 의 처리성능을 보였으며, HM-14.0 대비 PSNR 0.5~0.8 dB 수준의 화질열화를 나타냈다.

• Proceedings of the Korean Information Science Society Conference
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• 1999.10a
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• pp.646-648
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• 1999

본 논문에서는 RSA 암호 알고리즘의 핵심 계산 과정인 모듈로 곱셈 연산의 효율적인 하드웨어 구현을 위해 새로운 알고리즘과 하드웨어 구조를 제시한다. 기존의 몽고메리 알고리즘이 LSB 우선 방법을 사용한 것과는 달리 여기서는 MSB 우선 방법을 사용하였으며, RSA 암호 시스템에서 키가 일정 기간 동안 변하지 않고 유지된다는 점에 착안해 계수(Modulus)에 대한 보수(Complements)를 미리 계산해 놓고 이를 이용하여 모듈로 감소 처리를 간단히 덧셈으로 치환하도록 하였다. 보수들을 저장할 몇 개의 레지스터와 그들 중 하나를 선택하기 위한 간단한 멀티플렉서(Multiplexer)만을 추가함으로써 몽고메리 알고리즘이 안고 있는 홀수 계수 조건과 사후 연산이라는 번거로움을 없앨 수 있다. 본 논문에서 제안하는 알고리즘은 하드웨어 복잡도가 몽고메리 알고리즘과 비슷하며 그 내부 계산 구조를 보여주는 DG(Dependence Graph)의 지역 연결성 (Local Connection), 모듈성(Modularity), 데이터의 규칙적 종속성 (Regular Data Dependency)등으로 인한 실시간 고속 처리를 위한 VLSI 구현에 적합하다.

• The Journal of Korean Institute of Communications and Information Sciences
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• v.29 no.5C
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• pp.654-654
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• 2004

본 논문에서는 이산웨이블렛 변환을 이용한 영상 압축 프로세서를 하드웨어로 구현하였다. 웨이블렛 변환을 위하여 필터뱅크 및 피라미드 알고리즘을 이용하였고 각 필터들은 FIR 필터로 구현하였다. 병렬구조로 이루어져 동일 클럭 싸이클에서 하이패스와 로패스를 동시에 수행함으로써 속도를 향상시킬 뿐 아니라 QMF 특성을 이용하여 DWT 연산에 필요한 승산기의 수를 절반으로 줄임으로써 하드웨어 크기를 줄이고 이용효율 또한 높일 수 있다. 다중 해상도 분해 시 필요한 메모리 컨트롤러를 하드웨어로 구현하여 DWT 계산이 수행되므로 이 융자는 단순한 파라메터 입력만으로 효과적인 압축율을 얻을 수 있도록 구조적으로 설계하였다. 실시간 영상압축 프로세서의 성능 예측을 위하여 MATLAB을 통하여 시뮬레이션 하였고, VHDL을 이용하여 각 모듈들을 설계하였다. 설계한 영상압축기는 Leonaro-Spectrum에서 합성하였고, ALTERA FLEX10KE(EPF10K100 EFC256) FPGA에 이식하여 하드웨어적으로 동작을 검증하였다. 설계된 부호화기는 512×512 Woman 영상에 대하여 33㏈의 PSNR값을 갖는다. 그리고 설계된 프로세서를 FPGA 구현 시 35㎒에서 정상적으로 동작한다.

• Proceedings of the Korea Information Processing Society Conference
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• 2021.05a
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• pp.457-458
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• 2021

딥러닝 알고리즘 중 DCNN(DeConvolutional Neural Network)은 이미지 업스케일링과 생성·복원 등 다양한 분야에서 뛰어난 성능을 보여주고 있다. DCNN은 많은 양의 데이터를 병렬로 처리할 수 있기 때문에 하드웨어로 설계하는 것이 유용하다. 최근 DCNN의 하드웨어 구조 연구에서는 overlapping sum 문제를 해결하기 위해 deconvolution 필터를 convolution 필터로 변환하는 TDC(Transforming the Deconvolutional layer into the Convolutional layer) 알고리즘이 제안되었다. 하지만 TDC를 CPU(Central Processing Unit)로 수행하기 때문에 연산의 최적화가 어려우며, 외부 메모리를 사용하기에 추가적인 전력이 소모된다. 이에 본 논문에서는 저전력으로 구동할 수 있는 FPGA 기반 TDC 하드웨어 구조를 제안한다. 제안하는 하드웨어 구조는 자원 사용량이 적어 저전력으로 구동 가능할 뿐만 아니라, 병렬 처리 구조로 설계되어 빠른 연산 처리 속도를 보인다.

• Review of KIISC
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• v.33 no.5
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• pp.25-38
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• 2023

중요 데이터와 서비스를 격리하여 보호하기 위한 신뢰연산기술이 모바일 기기에서 널리 활용되고 있다. 신뢰연산기술은 보통 하드웨어 기반 접근제어를 통해 메모리, 레지스터, 캐시 등의 하드웨어 자원을 공격자로부터 격리하는 신뢰실행영역을 시스템 내에 생성할 수 있게 한다. 하지만 보호 대상 소프트웨어에 악용 가능한 취약점이 존재할 경우 그 보안성이 파훼될 수 있다. 따라서 신뢰실행영역 내에도 소프트웨어에 대한 공격 효율성을 최소화할 수 있는 보안 기술이 적용되어야 한다. 모바일 디바이스에 주로 적용된 ARM 아키텍처에서도 포인터 인증, 메모리 태깅과 같은 다양한 하드웨어 기반 보안기술들이 정의되고 있으며 최신 고사양 모바일 디바이스를 중심으로 적용되고 있다. 하지만 아키텍처 버전에 따라 가용한 하드웨어 보안 기술이 상이하기 때문에 보안기술의 범용성을 향상시키기 위한 방안 또한 중요하게 연구되어야 한다. 본고에서는 모바일 신뢰연산기술의 보안성을 향상시키기 위한 대표적인 범용 보안 기술들에 대해 소개한다. 특히 유저서비스, 운영체제, 하이퍼바이저의 보안성을 향상시키기 위해 제안된 디버깅 와치포인트 기반 보안 기술들에 대해 분석하고 그 한계와 타 아키텍처 확장 가능성에 대해서 논의한다.

• Proceedings of the Korea Water Resources Association Conference
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• 2018.05a
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• pp.64-64
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• 2018

하천에서 수위는 가장 기본적인 수리 수문학적 자료로서, 홍수나 가뭄 등의 피해를 막기 위한 치수와 물을 잘 통하게 하거나 물을 이용하기 위한 이수에 주로 사용된다. 예를 들면, 댐, 보, 저수지 등의 하천시설물 설계 및 관리를 위해 수위를 이용하며, 유량 산정을 위해서 수위-유량 관계 곡선식을 구축하여 수위를 이용한다. 따라서 하천에서 수위는 현재 국내에서 수자원분야에서 사용되는 자료 중에서 가장 중요하며, 동시에 광범위하게 사용되고 있으므로 수위를 관측하는 것이 수자원의 기초라 할 수 있다. 수위 관측의 필요성과 확장 필요성에 대한 인식에도 불구하고, 국내의 수위 관측소는 한강, 낙동강, 금강 등 대하천 위주로 설치되어 있어, 중소규모 하천에서 발생하는 다양한 수문사상에 대한 분석 및 예측이 어려운 실정이다. 특히, 홍수의 경우 같은 강우 사상에도 대하천보다는 중소규모의 하천이 더 극단적으로 유출이 발생하기 때문에, 즉각적인 수위의 계측이 필요한 실정이다. 하지만 한정된 예산 및 인프라의 부족은 중소규모 하천에 대한 수위 관측 시스템의 적용이 대하천에 비해 그 우선수위가 밀리는 원인이 되고 있으며, 지속적으로 중소규모 하천에 대한 수위 관측시스템 적용에 대한 수요가 증가를 야기 시키고 있다. 최근, 과거에 제품을 만들기 위한 전자회로, 자재명세서, 기판도면 등의 정보를 공개하지 않는 폐쇄적인 환경을 벗어나 제품을 만들기 위한 하드웨어 정보를 공개하고, 공개된 정보를 통해 기술을 개발하기 위한 움직임이 활발하다. 이러한 개념을 오픈소스 하드웨어라는 개념으로서, 하드웨어의 제작 없이 간단한 코딩을 통해 하드웨어를 컨트롤 하는 기술이다. 즉, 오픈소스 하드웨어는 초소형화된 PC를 활용하여 센서를 작동하는 것이라 할 수 있다. 이를 통해 기존의 기술을 저렴한 가격으로 제품으로 생산할 수 있다. 또한 사물인터넷(IOT)를 활용하여 온라인 상에서 이러한 오픈소스 하드웨어를 컨트롤 할 수 있으며, 웹서비스와 결합할 경우 센서를 통해 수집된 결과를 인터넷 상에서 확인 할 수 있는 기술들이 지속적으로 개발하고 있다. 이러한 기술이 접목되면 과거에 비해 적은 비용으로 고효율의 자료 수집을 수행 할 수 있다. 본 연구에서는 지속적으로 증가하고 있는 중소규모 하천에 대한 수위 관측시스템 적용에 대한 수요를 해결하기 위해서 기존의 시스템이 가지고 있는 경제적, 기술적 한계를 극복하기 위하여 오픈소스 하드웨어 플랫폼인 아두이노와 사물인터넷 기반 기술을 활용하기 위한 웹서비스를 이용하여 실시간 수위 관측기술을 개발하고, 적용성을 검토하고자 한다.

• Journal of Korea Multimedia Society
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• v.15 no.1
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• pp.81-86
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• 2012

This paper presents a VLSI design for lifting-based discrete wavelet transform (DWT) 9/7 filter using multiplierless multiple constant multiplication (MCM) architecture. This proposed design is based on the lifting scheme using pattern search for folded architecture. Shift-add operation is adopted to optimize the multiplication process. The conventional serial operations of the lifting data flow can be optimized into parallel ones by employing paralleling and pipelining techniques. This optimized design has simple hardware architecture and requires less computation without performance degradation. Furthermore, hardware utilization reaches 100%, and the number of registers required is significantly reduced. To compare our work with previous methods, we implemented the architecture using Verilog HDL. We also executed simulation based on the logic synthesis using $0.18{\mu}m$ CMOS standard cells. The proposed architecture shows hardware reduction of up to 60.1% and 44.1% respectively at 200 MHz clock compared to previous works. This implementation results indicate that the proposed design performs efficiently in hardware cost, area, and power consumption.

• Journal of the Institute of Electronics and Information Engineers
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• v.50 no.1
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• pp.157-165
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• 2013

In this paper, efficient digit-serial VLSI architecture for 1D (9,7) lifting-based discrete wavelet transform (DWT) filter has been proposed. The proposed architecture computes the DWT in digit basis, so that the required hardware is reduced. Also, the multiplication is replaced with the shift and add operation to minimize the hardware requirement. Bit allocation for input, output, and the internal data has been determined by analyzing the PSNR. We have carefully designed the data feedback latency not to degrade the performance in the recursive folded scheduling. The proposed digit-serial architecture requires small amount of hardware but achieve 100% of hardware utilization, so we try to optimize the tradeoffs between the hardware cost and the performance. The proposed architecture has been designed and verified by VerilogHDL and synthesized by Synopsys Design Compiler with a DongbuHitek $0.18{\mu}m$ STD cell library. The maximum operating frequency is 330MHz with 3,770 gates in equivalent two input NAND gates.

• Journal of the Korea Institute of Information and Communication Engineering
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• v.11 no.7
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• pp.1332-1340
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• 2007

This paper describes an efficient hardware design of key wrap/unwrap algorithm for security layer of WiBro system. The key wrap/unwrap core (WB_KeyWuW) is based on AES (Advanced Encryption Standard) algorithm, and performs encryption/decryption of 128bit TEK (Traffic Encryption Key) with 128bit KEK (Key Encryption Key). In order to achieve m area-efficient implementation, two design techniques are considered; First, round transformation block within AES core is designed using a shared structure for encryption/decryption. Secondly, SubByte/InvSubByte blocks that require the largest hardware in AES core are implemented by using field transformation technique. As a result, the gate count of the WB_KeyWuW core is reduced by about 25% compared with conventional LUT (Lookup Table)-based design. The WB_KeyWuW con designed in Verilog-HDL has about 14,300 gates, and the estimated throughput is about $16{\sim}22-Mbps$ at 100-MHz@3.3V, thus the designed core can be used as an IP for the hardware design of WiBro security system.