• Proceedings of the Korean Information Science Society Conference
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• 2002.10c
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• pp.712-714
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• 2002

현재 3차원 컴퓨터 그래픽 가속기에서 텍스쳐 매핑과 같은 실감기법을 처리해 주기 위해서는 넓은 대역폭과 많은 메모리를 필요로 한다. 또한 PDA와 같은 차세대 mobile 응용분야에서는 점차적으로 3차원 그래픽의 지원이 요구되고 있는 추세이다. 이를 mobile 환경에서 지원하기 위해서는 낮은 소비 전력 및 적은 메모리, 그리고 하드웨어 비용 등의 제약 요건이 따른다. 그러나 이러한 제약 조건에도 불구하고, mobile 환경에 적합한 3차원 그래픽 하드웨어의 연구는 필수적이다. 본 논문에서는 Windows CE 기반의 mobile 환경에서 Direct3D의 압축 텍스쳐 데이터를 효율적으로 처리하는 하드웨어를 제시한다. 이는 1 cycle에 2개 texel을 처리할 수 있으며, 작은 2-level cache를 사용하여 대역폭을 효과적으로 줄였다.

• Proceedings of the Korea Society for Simulation Conference
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• 1999.04a
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• pp.232-236
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• 1999

Codesign 방법론은 하드웨어와 소프트웨어가 공존하는 시스템을 설계할 때 이드의 설계를 각각의 특성에 맞는 방법을 사용함으로써 효율적인 디자인방법을 제공한다. 전체 시스템의 동작 및 성능을 검증하기 위해서는 다른 방법으로 개발된 하드웨어와 소프트웨어를 같이 시뮬레이션해야 하는데 이를 통합시뮬레이션(Co-simulation)이라고 한다. 하드웨어와 소프트웨어를 개발하는 방법이 다르기 때문에 야기되는 통합의 문제점을 해결하기 위하여 DEVS(Discrete Event System Specification)에 기반한 중간단계형태를 통한 변환방법론을 제시하고 이를 사용하여 C++ 모델과 Verilog HDL 모델간의 통합시뮬레이션을 구현함으로써 효용을 보이고자 한다.

• Proceedings of the Korea Information Processing Society Conference
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• 2002.11b
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• pp.995-998
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• 2002

여러 내장형 시스템에 탑재되는 암호모듈의 구현에 있어, 공개키 알고리즘을 위한 ECC 연산의 지연시간을 단축시키기 위해 유한체 연산은 하드웨어로 구현되는 경우가 많다. 그 중에서도 역원 연산은 지연시간 및 전력 소모, 또한 회로 면적에 있어 가장 주요한 부분을 차지하기 때문에 보다 효율적으로 구현하는 것이 필요하다. 본 논문에서 우리는 효율적인 역원 연산, 즉 작은 회로의 역원기를 위한 하드웨어의 구조를 제안한다. 실험에서, 우리가 구현한 구조는 기존에 주로 쓰이는 Modified Inverse Algorithm의 구현에 비해 비슷한 지연시간을 가지면서 회로 면적에 있어 큰 감소를 보이며 이는 스마트 카드 뿐 아니라 여러 mobile 내장형 시스템에 광범위하게 쓰일 수 있다.

• Proceedings of the Korean Information Science Society Conference
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• 2006.06b
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• pp.268-270
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• 2006

본 논문에서는 3차원 볼륨영상에서 객체를 빠르게 분할하고 동시에 대화식으로 분할과정을 가시화하기 위하여 그래픽 하드웨어를 사용한 레벨-셋 방법을 제안한다. 이를 위하여 첫째, GPU 내에서 효율적 연산을 수행하기 위해 메모리 관리방법을 제안한다. 이는 GPU 내 텍스쳐 메모리 형식에 적합하게 데이터를 패킹하고, CPU의 주메모리와 GPU의 텍스쳐 메모리를 관리하는 방법을 제시한다. 둘째, GPU 내에서 레벨-셋 값을 갱신하는 과정을 9가지 경우로 나누어 연산을 수행하게 함으로써 연산의 효율성을 높힌다. 셋째, front의 변화를 대화식으로 확인하고, 파라미터 변경에 따른 분할 과정을 효과적으로 측정하기 위하여 그래픽 하드웨어 기반 빠른 가시화 방법을 제안한다. 본 논문에서는 제안방법을 평가하기 위하여 3차원 폐 CT 영상데이터를 사용하여 육안평가를 수행하고, 기존 소프트웨어 기반 레벨-셋 방법과 수행시간 측면에서 비교 분석한다. 본 제안방법은 소프트웨어 기반 레벨-셋 방법보다 빠르게 영상을 분할하고 동시에 가시화함으로써 데이터 량이 많은 의료응용에 효율적으로 적용이 가능하다.

• Proceedings of the Korean Information Science Society Conference
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• 2006.10a
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• pp.469-474
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• 2006

전통적인 임베디드 시스템 개발은 하드웨어와 소프트웨어가 독립적으로 개발된다. 그러나 시스템 개발 후 오류 발생 시, 하드웨어와 소프트웨어 둘 중 어디에서 발생했는지 알아내기 어려웠다. 따라서 임베디드 시스템 개발을 위해 하드웨어/소프트웨어의 통합 설계 방법이 연구기관들에 의해 제시되어 왔다. 본 논문은 현실적으로 많이 사용되고 있는 일반 임베디드 시스템 개발 방법으로부터 접근하는 HW/SW 통합 개발 방법을 제안하였다. 즉, 이미 만들어진 하드웨어를 설계 단계로 끌어올려 정형 기법을 통해 하드웨어를 설계 및 정형 검증하여 견고한 하드웨어를 만들고, 이를 기반으로 소프트웨어를 정형 명세 및 검증하는 하드웨어/소프트웨어 통합 개발을 수행하였다. 따라서 개발 후 하드웨어 또는 소프트웨어에서 발생할 수 있는 오류를 최소화하고 오류가 발생하였다고 해도 개발 전에 설계상에서 오류를 수정할 수 있어 임베디드 시스템의 신뢰성을 보장하였다. 또한 설계 과정의 어떤 시점에서 개발 중인 가상의 하드웨어가 아닌 개발 완료된 하드웨어의 실제 코드를 테스트할 수 있으므로, 현실적인 임베디드 시스템 개발에 더 효과적인 하드웨어/소프트웨어 통합 개발 방법론을 제시하여 그 효율성을 높였다.

• Journal of the Institute of Electronics Engineers of Korea SD
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• v.41 no.9
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• pp.73-84
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• 2004

This paper suggests a new scalar multiplication algerian to resist SPA which threatens the security of cryptographic primitive on the hardware recently, and discusses how to apply this algerian Our algorithm is better than other SPA countermeasure algorithms aspect to computational efficiency. Since known SPA countermeasure algorithms have dependency of computation. these are difficult to construct parallel architecture efficiently. To solve this problem our algorithm removes dependency and computes a multiplication and a squaring during inversion with parallel architecture in order to minimize loss of performance. We implement hardware logic with VHDL(VHSIC Hardware Description Language) to verify performance. Synthesis tool is Synplify Pro 7.0 and target chip is Xillinx VirtexE XCV2000EFGl156. Total equivalent gate is 60,508 and maximum frequency is 30Mhz. Our scalar multiplier can be applied to digital signature, encryption and decryption, key exchange, etc. It is applied to a embedded-micom it protects SPA and provides efficient computation.

• Journal of the Institute of Electronics Engineers of Korea SD
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• v.43 no.11 s.353
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• pp.90-97
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• 2006

In this paper, we present a cost-effective architecture of high-speed soft-decision Viterbi decoder for Multi-band OFDM(MB-OFDM) systems. In the design of modem for MB-OFDM systems, a parallel processing architecture is general]y used for the reliable hardware implementation, because the systems should support a very high-speed data rate of at most 480Mbps. A Viterbi decoder also should be designed by using a parallel processing structure and support a very high-speed data rate. Therefore, we present a optimized hardware architecture for 4-way parallel processing Viterbi decoder in this paper. In order to optimize the hardware of Viterbi decoder, we compare and analyze various ACS architectures and find the optimal one among them with respect to hardware complexity and operating frequency The Viterbi decoder with a optimal hardware architecture is designed and verified by using Verilog HDL, and synthesized into gate-level circuits with TSMC 0.13um library. In the synthesis results, we find that the Viterbi decoder contains about 280K gates and works properly at the speed required in MB-OFDM systems.

• Journal of the Korea Institute of Information and Communication Engineering
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• v.25 no.1
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• pp.20-26
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• 2021

Recent systems contain hardware and software components together for faster execution speed and less power consumption. In conventional hardware and software co-design, the ratio of software and hardware was divided by the designer's empirical knowledge. To find optimal results, designers iteratively reconfigure accelerators and applications and simulate it. Simulating iteratively while making design change is time-consuming. In this paper, we propose a hardware and software co-design platform for energy-efficient FPGA accelerator design. The proposed platform makes it easy for designers to find an appropriate hardware ratio by automatically generating application program code and hardware code by parameterizing the components of the accelerator. The co-design platform based on the Vitis unified software platform runs on a server with Xilinx Alveo U200 FPGA card. As a result of optimizing the multiplication accelerator for two matrices with 1000 rows, execution time was reduced by 90.7% and power consumption was reduced by 56.3%.

• Journal of the Korea Institute of Information Security & Cryptology
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• v.13 no.3
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• pp.27-34
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• 2003

Recently, an efficient hardware development for a cryptosystem is concerned. The efficiency of a multiplier for GF($2^n$)is directly related to the efficiency of some cryptosystem. This paper, considering the trade-off between time complexity andsize complexity, proposes a new multiplier architecture having n[n/2] AND gates and n([n/2]+1)- $$\Delta$_n$ = XOR gates, where $$\Delta$_n$=1 if n is even, $$\Delta$_n$=0 otherwise. This size complexity is less than that of existing ${multipliers}^{[5][12]}$which are $n^2$ AND gates and $n^2$-1 XOR gates. While a new multiplier is a serial-parallel multiplier to output a result of multiplication of two elements of GF($2^n$) after 2 clock cycles, the suggested multiplier is more suitable for some cryptographic device having space limitations.

• Proceedings of the Korea Information Processing Society Conference
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• 2024.05a
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• pp.723-726
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• 2024

단일 dataflow 를 지원하는 DNN 가속기는 자원 효율적인 성능을 보이지만, 여러 DNN 모델에 대해서 가속 효과가 제한적입니다. 반면에 모든 dataflow 를 지원하여 매 레이어마다 최적의 dataflow를 사용하여 가속하는 reconfigurable dataflow accelerator (RDA)는 굉장한 가속 효과를 보이지만 여러 dataflow 를 지원하는 과정에서 필요한 추가 하드웨어로 인하여 효율적이지 못합니다. 따라서 본 연구는 제한된 dataflow 만을 지원하여 추가 하드웨어 요구사항을 감소시키고, 중복되는 하드웨어의 재사용을 통해 최적화하는 새로운 가속기 설계를 제안합니다. 이 방식은 자원적 한계가 뚜렷한 엣지 디바이스에 RDA 방식을 적용하는데 필수적이며, 기존 RDA 의 단점을 최소화하여 성능과 자원 효율성의 최적점을 달성합니다. 실험 결과, 제안된 가속기는 기존 RDA 대비 32% 더 높은 에너지 효율을 보이며, latency 는 불과 1%의 차이를 보였습니다.