• Journal of KIISE:Computer Systems and Theory
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• v.32 no.5
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• pp.232-242
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• 2005

This paper concerns automatic hardware synthesis from data flow graph (DFG) specification for fast HW/SW cosynthesis. A node in BFG represents a coarse grain block such as FIR and DCT and a port in a block may consume multiple data samples per invocation, which distinguishes our approach from behavioral synthesis and complicates the problem. In the presented design methodology, a dataflow graph with specified algorithm can be mapped to various hardware structures according to the resource allocation and schedule information. This simplifies the management of the area/performance tradeoff in hardware design and widens the design space of hardware implementation of a dataflow graph compared with the previous approaches. Through experiments with some examples, the usefulness of the proposed technique is demonstrated.

• The Journal of Korean Institute of Communications and Information Sciences
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• v.24 no.9A
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• pp.1442-1450
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• 1999

In this paper, we present an efficient hardware architecture for the frame memory of the MPEG-2 video encoder. Both the total size of internal buffers and the number of logic gates are reduced by the proposed memory map which can provide an effective interface between MPEG-2 video encoder and the external DRAM. Furthermore, the proposed scheme can reduce the DRAM access time. To realize the frame memory hardware,$0.5\mu\textrm{m}$, VTI, vemn5a3 standard cell library is used. VHDL simulator and logic synthesis tool are used for hardware design and RTL (register transfer level) function verification. The frame memory hardware emulator of the proposed architecture is designed for gate-level function verification. It is expected that the proposed frame memory hardware using VHDL can achieve suitable performance for MPEG-2 MP@ML.

• Journal of Advanced Navigation Technology
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• v.15 no.2
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• pp.298-306
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• 2011

In this paper, the RUNCODE encoder hardware IP was designed and implemented for symbol ID code length encoding, which is one of major modules of JBIG2 encoder for FAX. ImpulseC Codeveloper and Xilinx ISE/EDK program are used for the hardware generation and synthesis of VHDL code. The synthesized hardware was downloaded to Virtex-4 FX60 FPGA on ML410 development board. The synthesized hardware utilizes 13% of total slice of FPGA. Using Active-HDL tool, the hardware was verified showing normal operation. Compared with the software operating using Microblaze cpu on ML410 board, the synthesized hardware was better in operation time. The improvement ratio of operation time between the synthesized hardware and software showed about 40 times faster than software only operation. The synthesized H/W and S/W module cooperated to succeed in compressing the CCITT standard document.

• Proceedings of the Korea Information Processing Society Conference
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• 2009.04a
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• pp.1515-1518
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• 2009

최적정규기저(Optimal Normal Basis)를 이용한 $GF(2^m)$상의 곱셈은 ECC(Elliptic Curve Cryptosystems: 타원곡선 암호시스템) 및 유한체 산술 연산의 하드웨어 구현에 적합하다는 것은 잘 알려져 있다. 본 논문에서는 최적정규기저의 하드웨어적 장점을 이용하여 합성체(Composit Field)상의 곱셈기를 제안하며, 기존에 제안된 합성체상의 곱셈기와 비교 및 분석한다. 제안된 곱셈기는 최적정규기저 타입 I, II의 대칭성과 가수의 중복성을 이용한 열벡터의 재배열에 따른 XOR 연산의 재사용으로 낮은 하드웨어 복잡도와 작은 지연시간을 가진다.

• Journal of the Institute of Electronics and Information Engineers
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• v.54 no.8
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• pp.45-52
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• 2017

This paper presents a high-performance software-hardware dehazing system based on a dedicated hardware accelerator for the haze removal. In the proposed system, the dedicated hardware accelerator performs the dark-channel-prior-based dehazing process, and the software performs the other control processes. For this purpose, the dehazing process is realized as an OpenCL kernel by finding the inherent parallelism in the algorithm and is synthesized into a hardware by employing a high-level-synthesis technique. The proposed system executes the dehazing process much faster than the previous software-only dehazing system: the performance improvement is up to 96.3% in terms of the execution time.

• Proceedings of the Korean Institute of Intelligent Systems Conference
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• 2003.05a
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• pp.51-54
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• 2003

진화하드웨어는 하드웨어 스스로 진화하여 필요한 회로를 구성한다 회로를 재구성하기 위해서 유전자 알고리즘을 사용한다. 유전자 알고리즘(Genetic Algorithm)은 전역적 탐색을 통하여 해를 구한다. 하지만 유전자 알고리즘은 많은 개체의 평가를 통하여 이루어지기 때문에 수행하는데 시간이 많이 소요된다. 이전의 연구에서 유전자 알고리즘 프로세서를 이용하여 진화하드웨어를 구성했다. 유전자 알고리즘 프로세서는 유연성이 떨어지고 범용적으로 사용하기 어렵다. 본 논문에서는 CPU를 이용하여 유전자 알고리즘 프로세서를 소프트웨어로 제어하는 방법을 제안한다 소프트웨어로 합성한 신호로 GAP의 동작을 제어하기 때문에 유연성을 가질 수 있다 FPGA에 CPU와 유전자 알고리즘 프로세서를 구현하여 one-chip 하드웨어를 구현한다.

• Proceedings of the IEEK Conference
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• 2003.07e
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• pp.2132-2135
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• 2003

본 논문에서는 고정소수점 DSP로 구현한 실시간 MP3 오디오 부호화기에 사용되는 초월함수용 하드웨어 가속기 구조를 제안한다. 구현된 하드웨어 가속기는 MP3 부호화 성능을 저하시키는 초월함수 연산오차에 강인하도록 설계되었다. 제안된 가속기의 연산오차는 Q1.23 고정소수점 출력에서 2비트, 즉 2/sup -21/ 까지의 연산오차를 가진다. LAME 부호화기[5]심리음향 모델의 SMR 오차는 테이블 보간법[4]을 사용할 경우에 비해 4dB이상 향상되었으며, 연산량은 총 4 MIPS 감소하였다. 제안한 하드웨어 가속기는 Verilog HDL로 기술되었으며, SYNOPSYS에서 0.18㎛ CMOS 표준 셀 라이브러리 공정으로 합성되었다. 합성 면적은 7514 게이트이며 초월함수 연산에 대한 동작속도는 3 사이클이다.

• Information and Communications Magazine
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• v.11 no.9
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• pp.17-25
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• 1994

본 논문에서는 국내 최초의 상용 한국어 무제한 음성합성 시스템인 가라사대에 관하여 기술한다. 우선, 음성합성 과정의 각 단계에 이용된 알고리즘을 설명한다. 즉, 문장의 분석을 위해서는 문장 전처리, parsing 발음표기 변환 등의 규칙에 의하여 순차적으로 수행된다. 문장 분석후에는 강세, 억양과 지속시간 등의 운율을 제어하는 요소가 계산되고 음성신호는 확장된 diphone 단위의 음성신호를 연결하여 생성된다. 다음으로 가라사대 하드웨어 및 소프트웨어의 구성에 관하여 서술한다. 범용의 디지탈 신호처리 IC를 이용하여 구현한 하드웨어와 가라사대의 소프트웨어뿐만 아니라 PC내의 소프트웨어의 구성과 역할에 관하여 살펴본다.

• Electronics and Telecommunications Trends
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• v.9 no.3
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• pp.55-67
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• 1994

본고는 7년여에 걸쳐 수행된 주전산기 II, III 프로젝트를 통하여 습득한, CAD 시스템을 이용한 하드웨어 설계 기법 및 주전산기 설계 환경에 대해 기술한다. 특히 주전산기 III와 같은 큰 규모의 컴퓨터 시스템 설계 분야에 국내 최초로 적용된 고급 언어와 로직 합성 기법을 이용한 FPGA 및 ASIC 설계 기법에 대해 상세히 기술한다. 아울러 새로운 주전산기 IV에 적합하도록 개선된 하드웨어 설계 환경을 주전산기 II, III 수행시의 환경과 비교, 설명한다. 이로써 하드웨어 구현 부품 및 관련 기술의 변화를 적극 수용하는 CAD 시스템의 진화 과정을 보인다.

• Electronics and Telecommunications Trends
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• v.8 no.3
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• pp.77-94
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• 1993

종래의 게이트레벨 회로도 입력에 의한 설계기법으로는 대규모화하는 ASIC의 개발에 대응할 수 없다. 그 타개책으로서, 하드웨어 기술언어와 논리합성을 이용한 Top-Down 설계기법이 주목을 받고 있다. 본 고에서는, ASIC 설계 기술의 현황과 향후 동향에 대해서 알아본 후, 하드웨어 기술언어의 비교와 검토, 그리고 지금까지 전세계의 표준 하드웨어 기술언어로서 널리 보급되어 있는 VHDL의 개요에 대해서 소개한다.