• The KIPS Transactions:PartA
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• v.9A no.4
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• pp.459-466
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• 2002

Modern embedded system employs a hybrid architecture which contains a general micro processor and reconfigurable devices such as FPGAS to retain flexibility and to meet timing constraints. It is a hard and important problem for embedded system designers to explore and find a right system configuration, which is known as design space exploration (DSE). With DES, it is possible to predict a final system configuration during the design phase before physical implementation. In this paper, we implement a timing analysis simulator for a DSE on a hybrid embedded system. The simulator, integrating exiting timing analysis tools for hardware and software, is designed by extending Y-chart approach, which allows quantitative performance analysis by varying design parameters. This timing analysis simulator is expected to reduce design time and costs and be used as a core module of a DSE for a hybrid embedded system.

• Proceedings of the Korea Multimedia Society Conference
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• 2002.05d
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• pp.1146-1150
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• 2002

멀티미디어 데이터 처리나 암호화 알고리즘같은 계산량이 많고 마른 시간안에 처리되어야하는 어플리케이션들을 처리하기 위하여 최근의 컴퓨팅 환경은 재구성가능한 시스템과 일반적인 마이크로 프로세서가 결합된 시스템을 폭넓게 활용하고 있다. 이러한 시스템의 시장적응성을 높이기 위해서는 프로토타입을 제작하기 전에 설계변수에 따른 성능수치를 이미 예측하여 최소의 비용으로 시스템의 수행시간 및 자원제약사향을 만족할 수 있는 구조를 찾아내는 것이 필수적이다. 본 논문에서는 Y-chart 설계방법의 기본 개념을 Hybrid 시스템에 적용가능하도록 확장하여, 재구성 가능한 시뮬레이터를 개발하였고, 이를 기반으로 H.263 인코더 모델을 어플리케이션모델로 하고 FPGA와 일반적인 프로세서를 사용하는 가상의 시스템을 하드웨어 모델로하여 설계공간탐색을 진행하였다. 설계공간 탐색을 통한 시뮬레이션 결과는 시스템 설계자들에게 실제 포로토타입을 구축하지 않고 최적의 설계변수를 결정할 수 있게 하여 설계시간과 설계비용을 현저하게 줄여줄 것으로 기대된다.

• Journal of KIISE:Computing Practices and Letters
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• v.13 no.4
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• pp.231-239
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• 2007

This paper presents the trade-off relationship between area and performance in the hardware design space exploration for the Korean national standard 128-bit block cipher algorithm SEED. In this paper, we compare the following four hardware design types of SEED algorithm : (1) Design 1 that is 16 round fully pipelining approach, (2) Design 2 that is a one round looping approach, (3) Design 3 that is a G function sharing and looping approach, and (4) Design 4 that is one round with internal 3 stage pipelining approach. The Design 1, Design 2, and Design 3 are the existing design approaches while the Design 4 is the newly proposed design in this paper. Our new design employs the pipeline between three G-functions and adders consisting of a F function, which results in the less area requirement than Design 2 and achieves the higher performance than Design 2 and Design 3 due to pipelining and module sharing techniques. We design and implement all the comparing four approaches with real hardware targeting FPGA for the purpose of exact performance and area analysis. The experimental results show that Design 4 has the highest performance except Design 1 which pursues very aggressive parallelism at the expanse of area. Our proposed design (Design 4) shows the best throughput/area ratio among all the alternatives by 2.8 times. Therefore, our new design for SEED is the most efficient design comparing with the existing designs.

• The KIPS Transactions:PartA
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• v.11A no.5
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• pp.303-312
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• 2004

In this paper, we propose a methodology solving the problem of the hardware-software partitioning in reconfigurable systems using a Y-chart design space exploration and implement a simulator according to the methodology. The methodology generates a mapping set between tasks and hardware elements using the hardware element model and the application model. We evaluate the throughput by simulating cases in each mapping set. With the throughput evaluation result, we can select the mapping case with the highest throughput. We also propose an heuristic improving the simulation time by reducing the mapping set on the basis of the relationship between workload and parallelism. Simulation results show that we can reduce the size of mapping set which poses difficulties on hardware-software partitioning by up to 80%.

• Proceedings of the Korean Information Science Society Conference
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• 2008.06b
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• pp.520-525
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• 2008

SCA(Software Communications Architecture)는 SDR(Software Defined Radio)를 위한 표준 플랫폼으로, 어떤 플랫폼에서도 SCA 표준을 이용하여 구현된 시스템이라면 SCA 규격을 지켜 작성된 소프트웨어 모듈을 실행할 수 있도록 하고 있다. SDR은 기존의 하드웨어로 구현하였던 무선 통신 시스템을 모두 소프트웨어로 구현하고자 하는 기술이지만, 임베디드 시스템의 경우에는 프로세서의 성능이 현저히 떨어지기 때문에 실시간 신호 처리를 보장할 수가 없다는 문제점이 있다. 따라서, 무선통신의 성능을 보장하기 위해서는 범용 프로세서와 함께 DSP나 FPGA와 같은 특화된 하드웨어의 사용이 필요하게 되었다. 이러한 경우에는 웨이브폼 어플리케이션 작성을 위해서 하드웨어와 소프트웨어의 파티셔닝도 고려해야 한다. 본 논문에서는 SCA 플랫폼에서의 웨이브폼 어플리케이션을 빠르게 생성하는 방법을 제안하여 다양한 하드웨어를 사용하는 플랫폼에서의 최종 웨이브폼 어플리케이션을 위한 설계 공간 탐색(Design space exploration)을 도와, 내장형 시스템에서도 효율적으로 실행 가능한 웨이브폼 어플리케이션을 개발할 수 있도록 한다.

• Journal of the Korea Institute of Information Security & Cryptology
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• v.9 no.2
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• pp.49-60
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• 1999

IC 카드의 하드웨어적인 제약으로 대부분의 IC 카드는 대칭키 알고리즘을 사용하고 있지만 IC 카드 하드웨어 제조 기술의 발전으로 앞으로는 보안성이 우수한 비대 칭키 알고리즘이 많이 사용될 것이다. 그리고 IC 카드의 가장 큰 제약적 중 하나는 메모리 용량의 한계이다. 따라서 보안상 안전하면서도 메모리를 적게 사용하는 IC 카드 운영체제의 구현을 중요한 문제이다. 그래서 본 논문에서는 다양한 종류의 키 알고리즘을 수용할 수 있는 키 파일 탐색 기법을 제안하였다. 또한 데이터 파일 헤더에 잠금 필드를 삽입하여 보안성을 향상시켰으며 메모리 사용량을 줄일 수 있도록 데이터 파일 헤더만을 이용한 파일 탐색 기법과 자유 공간 탐색 기법을 제안하였다. Because of the evolution of IC card hardware fabrication technologies IC card will be able to accept asymmetric key encryption algorithm in the future. One of the most restrictive points of IC card is memory capacity. Therefore it is an important problem to design a secure IC card operating system using memory in small. In this paper we proposed a key file search mechanism using a key length field inserted in a key file header structure. The key file search mechanism makes IC card execute any key-based encryption algorithm. In addition we proposed inserting a lock field in data file header structure. The lock field intensifies the security of a data file. Finally we proposed a data file search mechanism and free space search mechanism using only data file header. The file system using these mechanisms spends smaller memory than that using a file description table and record of unallocated space.

• Proceedings of the Korea Information Processing Society Conference
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• 2005.05a
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• pp.1749-1752
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• 2005

하드웨어/소프트웨어 통합설계에서 기존의 FDS(Force-Directed Scheduling)를 응용하는 모든 방법들은 분포 그래프를 기반으로 분할을 수행하는데, 이들의 문제점은 입력테이블의 특정한 설계방법에서 구현이 불가능한 노드가 존재할 때에는 분할의 해가 존재함에도 불구하고 분할의 해를 찾지 못하는 경우나 다양한 해가 존재함에도 불구하고 탐색공간을 충분히 고려하지 못하는 경우가 발생한다. 본 연구에서는 입력테이블의 여러 가지 설계방법에서 구현이 불가능한 노드가 복합적으로 존재하는 경우에도 분포그래프를 생성하고 생성된 분포 그래프의 노드별 힘을 계산하여 분할이 가능하게 하였다. 제안 방법은 비용테이블에서 특정한 구현방법으로의 매핑이 불가능한 경우에는 최소 실행시간을 갖는 구현방법을 임의로 선택해서 분포그래프를 생성하여 분할할 수 있도록 하였다. 제안방법의 실험 결과는 기존의 FDS 응용 방법들보다 개선된 알고리즘 실행시간과 더불어 여러개의 노드에 대해 불가능한 구현 방법이 복합적으로 존재할 때에도 분할이 가능함을 보인다.

• The Journal of Korean Institute of Communications and Information Sciences
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• v.27 no.10C
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• pp.912-920
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• 2002

As computer systems and communication technologies develop rapidly, CSCW(Computer Supported Collaborative Work) system appears nowadays, through which it is available to work on virtual space without any restriction of time and place. Most of CWCS systems depend on a special network and groupware. The systems of graphics and CAD are not so many because they are specified by hardware and application software. We propose a Web-based collaborative CAD system which is independent from any platforms, and develop a 3D solid modeler in the system. This system can be worked in the environment of Client/Server architecture. Clients connect to the design server through Java applet on WWW. The server is implemented by Java application.

• Journal of the Korea Institute of Information Security & Cryptology
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• v.14 no.4
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• pp.141-148
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• 2004

This paper proposes an IPSec accelerator performance analysis model based a queue model. It assumes Poison distribution as its input traffic load. The decoding delay is employed as a performance analysis measure. Simulation results based on the proposed model show around 15% differences with respect to actual measurements on field traffic for the BCM5820 accelerator device. The performance analysis model provides with reasonable hardware structure of network servers, and can be used to span design spaces statistically.

• The Journal of the Convergence on Culture Technology
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• v.8 no.6
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• pp.979-986
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• 2022

In this study, the virtual exhibition using 3D architectural space was analyzed in terms of the viewer's experience. For this purpose, the analysis items of the virtual architectural space include whether the actual architectural space is reproduced, the introduction of surreal elements, the degree of freedom of movement and circulation, the level of photorealism of spatial expression, the level of reproduction of the exhibits and information provision method, and the interaction with other participants. Six virtual exhibition projects designed by a well-known architect were selected and analyzed. Three directions were found through the analysis. First, even when designing a virtual exhibition space with a high degree of freedom, there is a tendency to present a familiar architectural environment. Second, the current method of creating a virtual architectural space is that the method using a 360-degree rendering image and the method using a game engine coexist with pros and cons. Third, the interaction between participants in the virtual exhibition is implemented only by using a game engine. It is expected that the virtual space production environment using the game engine to be developed will become more advantageous in the future.