• 정보보호학회논문지
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• 제8권2호
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• pp.37-46
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• 1998

본 논문에서는 스트림 암호 구현 시 하드웨어 설계가 용이한 고속 자기 상관기와 이를 이용한 개선된 키 수열 동기 방식을 제안하였다. 제안 방식은 키 수열 동기시 잡음이 무선 채널에서도 동기를 유지할 수 있는 고속, 고신뢰도 초기 키 수열 동기 방식이며, 기존 방식보다 복잡도를 크게 줄 여서 하드웨어 구현이 용이하도록 하였다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2001년도 제14회 신호처리 합동 학술대회 논문집
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• pp.769-772
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• 2001

Waish-Hadamard Transform은 압축, 필터링, 코드 디자인 등 다양한 이미지처리 분야에 응용되어왔다. 이러한 Hadamard Transform을 기본으로 확장한 Jacket Transform은 행렬의 원소에 가중치를 부여함으로써 Weighted Hadamard Matrix라고 한다. Jacket Matrix의 cocyclic한 특성은 암호화, 정보이론, TCM 등 더욱 다양한 응용분야를 가질 수 있고, Space Time Code에서 대역효율, 전력면에서도 효율적인 특성을 나타낸다 [6],[7]. 본 논문에서는 Distributed Arithmetic(DA) 구조를 이용하여 Fast Jacket Transform(FJT)을 구현한다. Distributed Arithmetic은 ROM과 어큐뮬레이터를 이용하고, Jacket Watrix의 행렬을 분할하고 간략화하여 구현함으로써 하드웨어의 복잡도를 줄이고 기존의 시스톨릭한 구조보다 면적의 이득을 얻을 수 있다. 이 방법은 수학적으로 간단할 뿐 만 아니라 행렬의 곱의 형태를 단지 덧셈과 뺄셈의 형태로 나타냄으로써 하드웨어로 쉽게 구현할 수 있다. 이 구조는 입력데이타의 워드길이가 n일 때, O(2n)의 계산 복잡도를 가지므로 기존의 시스톨릭한 구조와 비교하여 더 적은 면적을 필요로 하고 FPGA로의 구현에도 적절하다.

• 한국정보처리학회:학술대회논문집
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• 한국정보처리학회 2003년도 추계학술발표논문집 (상)
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• pp.7-10
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• 2003

근래의 컴퓨터 그래픽스 분야의 중요 목표 중 하나는 동적으로 변화하는 3 차원 가상 공간을 재현해 내는 것이다. 일반적으로 공간정보 취득 기술은 특수한 하드웨어나 환경을 전제로 하는 능동적인 방법과, 특정 환경을 전제하지 않으나 상대적으로 계산 복잡도가 높은 수동적 방법으로 나뉜다. 이 논문에서는 수동적 알고리즘의 계산 복잡도를 개선하여 특수한 환경이나 물리적인 전제 없이 비교적 간단한 하드웨어를 이용하여 정보 취득 후 되도록 짧은 시간(latency)내에 가상 영상을 재구성하는 시스템을 설계 구현한다.

• 한국정보처리학회:학술대회논문집
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• 한국정보처리학회 2000년도 추계학술발표논문집 (하)
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• pp.965-968
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• 2000

통합설계에서 제약사항을 만족하는 최적의 시스템을 구현하기 위해 시스템을 기술하는 각 부분을 하드웨어부와 소프트웨어부로 나누어 매핑의 권역을 찾는 분할은 중요한 문제이다. 기존의 분할 알고리즘들[1]은 파티션과 스케줄링을 2단계로 분리하여 분할 단계의 결과를 스케줄링하는 과정에 의해 진행되었다. 이러한 작업과정은 스케줄링 결과 스케줄이 불가능한 경우 시스템을 재설계 해야하는 문제점을 가진다. 본 논문에서는 분할 단계에서 스케줄링을 함께 고려하는 낮은 복잡도의 알고리즘을 제안한다. FDS를 응용한 기존 논문[4]이 고려하지 못한 자원제약에 의한 힘값 변이를 고려할 수 있도록 하였고 알고리즘 복잡도를 개선하기 위하여 종속성 제약 조건에 의해 받는 다른 노드의 힘값 계산 방법을 수정하였다. 수정된 계산 방법에서는 특정 노드와 경쟁 노드들의 제어구간별 상대적 스케줄 요구값의 크기에 의해 분할 대상 노드를 선택하게 된다. 제안된 논문의 실험결과는 시스템 제약시간을 만족하면서 구현비용을 저하시키고 알고리즘 실행시간 측면에서 효과적임을 보인다.

• 한국정보처리학회:학술대회논문집
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• 한국정보처리학회 2004년도 춘계학술발표대회
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• pp.1003-1006
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• 2004

본 논문에서는 몽고메리 모듈러 곱셈(Montgomery Modular Multiplication) 알고리즘을 이용하여 효율적인 모듈러 곱셈기를 제안한다. 본 논문에서 제안한 곱셈기는 프로그램 가능한 셀룰라 오토마타(Programmable Cellular Automata, PCA)를 기반의 구조로 설계되어 하드웨어 복잡도를 줄이고, 곱셈시 몽고메리 알고리즘을 이용하여 일반적인 나눗셈 없이 모듈러 연산을 수행하여 시간 복잡도를 최소화 한다. 제안된 곱셈기는 시간적, 공간적인 면에서 간단하고 효과적으로 구성되어 지수연산을 위한 하드웨어의 하부구조나 오류 수정 코드(Error Correcting Code)의 연산에서 효율적으로 이용될 수 있을 것이다.

• 한국방송∙미디어공학회:학술대회논문집
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• 한국방송∙미디어공학회 2018년도 하계학술대회
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• pp.39-40
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• 2018

최근 광 기반의 디지털 케이블 방송망에서 기존 케이블 방송 전송 방식 변경 없이 양방향 스마트 미디어 연동을 위한 기술이 개발되고 있다. 그 중에 RoIP(RF-Signal over IP) 기술은 저가형 보급 장치의 형태로 개발함으로써 광 동축 접점에서 망의 진화를 용이하게 하여 망 설비의 재투자 없이 보급을 실현할 수 있다. RoIP 단말을 저가형 보급 장치로 제작하기 위하여 RF 버스트 신호 감지 및 처리 기술은 하드웨어 로직 사용량을 줄이고 복잡도를 감소시킬 수 있도록 구현되어야 한다. 따라서 본 논문에서는 케이블 방송 시스템을 설계하고 하드웨어 로직 사용량을 줄이면서 복잡도를 감소시키는 구현 방안에 대하여 제안한다.

• 한국정보과학회:학술대회논문집
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• 한국정보과학회 2004년도 봄 학술발표논문집 Vol.31 No.1 (A)
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• pp.265-267
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• 2004

암호 시스템들은 복잡한 연산과정을 수행하므로 소프트웨어적으로 구현할 경우 수행속도가 저하되는 단점이 있다. 이를 고속으로 수행하기 위하여 암호 시스템을 하드웨어적으로 구현하는 연구가 활발히 수행되고 있는 것이 현재의 추세이다. 암호 시스템을 하드웨어 모듈로 개발하는 과정 중에는 설계한 모듈이 올바르게 동작하는 지의 여부를 검증하는 과정이 필수적으로 포함된다. 기존의 방법은 검증하고자 하는 암호 알고리즘의 종류에 따라 검증도구를 다시 개발해야 하는 번거로움으로 시간과 비용의 낭비가 초래되었다. 본 논문에서는 기존의 검증 방법을 보완하는 방법으로 PC 기반의 소프트웨어 통제 하에서 어떤 종류의 암호 하드웨어 모듈에 대해서도 호환성을 갖출 신뢰성 있는 검증 도구를 효과적으로 개발하였다.

• 한국지능시스템학회:학술대회논문집
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• 한국퍼지및지능시스템학회 2002년도 춘계학술대회 및 임시총회
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• pp.179-182
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• 2002

GA(Genetic Algorithm)는 자연계 진화를 모방한 계산 알고리즘으로서 단순하고 응용이 쉽기 때문에 여러 분야에 전역적 최적해 탐색에 많이 사용되고 있다. 최근에는 하드웨어를 구성하는 방법의 하나로서 사용되어 진화하드웨어라는 분야를 탄생시켰다. 이와 함께 GA의 연산자체를 하드웨어로 구현하는 GA processor(GAP)의 필요성도 증가하고 있다. 특히 진화하드웨어를 소프트웨어상에서 진화 시키는 것이 아닌 GAP에 의해 진화 시키는 것은 독립된 구조의 진정한 EHW 설계에 필수적이 될 것이다. 본 논문에서는 GAP 설계 방법을 제안하고 이를 이용하여 진화하드웨어로 State machine을 구현하고자 한다. State machine의 경우 구조상 피드백이 필요하기 때문에 가산기나 멀티플렉서보다는 훨씬 복잡하고 설계가 까다로운 구조이다. 제안된 방법을 통하여 명시적 설계가 어려운 하드웨어 설계에 GAP를 이용한 하드웨어의 진화에 적용함으로써 그 유용성을 보인다.

• 한국정보전자통신기술학회논문지
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• 제10권2호
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• pp.141-146
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• 2017

본 논문에서는 저전력 영상 특징 추출 하드웨어 설계를 위한 하드웨어 폴딩 기법 기반 저면적 Gradient magnitude 연산기 구조를 제안한다. 하드웨어 복잡도를 줄이기 위해 Gradient magnitude 벡터의 특징을 분석하여 기존 알고리즘을 하드웨어를 공유하여 사용할 수 있는 알고리즘으로 변경하여 Folding 구조가 적용될 수 있도록 했다. 제안된 하드웨어 구조는 기존 알고리즘의 특징을 최대한 이용했기 때문에 데이터 품질의 열화가 거의 없이 구현될 수 있다. 제안된 하드웨어 구조는 Altera Quartus II v16.0 환경에서 Altera Cyclone VI (EP4CE115F29C7N) FPGA를 이용하여 구현되었다. 구현 결과, 기존 하드웨어 구조를 이용하여 구현한 연산기와의 비교에서 41%의 logic elements, 62%의 embedded multiplier 절감 효과가 있음을 확인했다.

• 한국정보통신학회:학술대회논문집
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• 한국정보통신학회 2016년도 추계학술대회
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• pp.145-148
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• 2016

본 논문에서는 고성능 HEVC 부호기를 위한 효율적인 Intra Prediction Angular 모드 결정 하드웨어 설계를 제안한다. Intra Prediction에서는 35가지 모드 중에서 최적의 모드를 결정한 후 예측하여 부호화 성능을 향상 시킨다. 하지만 35가지의 모드를 모두 처리하기 위해서는 많은 연산 복잡도와 처리시간이 요구된다. 그러므로 본 논문에서는 원본 영상 픽셀의 차이 값을 비교하여 Angular 모드를 효율적으로 결정하는 알고리즘을 적용한 하드웨어 설계를 제안한다. 효율적인 알고리즘의 사용을 통해 하드웨어 면적을 감소시켰다. 제안된 하드웨어 구조는 Verilog HDL로 설계하였으며, 65nm 공정으로 합성하였다. 합성 결과 14.9K개의 게이트로 구현되었고 최대 동작주파수는 2GHz이다.