• 한국재료학회지
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• 제7권12호
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• pp.1097-1104
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• 1997

인산형 연료전지(PAFC)용 전해질 매트릭스의 표면 거칠기를 감소시켜 분극저항을 줄이고 작업성을 향상시키기 위해 SiC whisker를 사용하여 일반적인 테이프 캐스팅법으로 제조된 매트릭스의 거친 표면을 평탄화 처리하였다. 구형 입자의 분무공정을 이용하여 표면 평탄화 처리(process l)하는 경우와 롤링을 이용하여 표면 평탄화 처리(process 2)하는 두가지 공정을시도하였으며, 두가지 공정 모두 기공율과 인산 함침도를 유지시키면서, 매트릭스의 표면 거칠기를 감소시키고 기공압, 가소성 및 인장강도를 향상시킬 수 있었다. 위와 같이 제조한 매트릭스로 연료전지를 구성하여 교류 임피던스 분석을 한 결과, 표면 평탄화 처리는 매트릭스 표면의 거칠기를 감소시킴으로써 전극과의 접촉시 계면에서의 분극 저항을 감소시켜 전지성능을 향상시키는 것으로 나타났다. process 2는 표면의 거칠기 감소뿐 아니라 표면에서의 인산함침도가 커서 가장 우수한 전지특성을 나타내었으며, process 1은 매트릭스 표면에 불규칙하게 존재하는 거대 기공을 완전히 제거하고 기공압을 크게 향상시킬 수 있기 때문에 대형의 매트릭스 제조를 가능하게 하였다.

• 한국전기전자재료학회:학술대회논문집
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• 한국전기전자재료학회 2008년도 하계학술대회 논문집 Vol.9
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• pp.539-539
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• 2008

본 논문에서는 투명전도박막의 균일한 표면특성을 확보하기 위해 광역평탄화 공정을 적용하여 투명전도 박막의 표면 거칠기를 연구하였으며 슬러리의 종류에 따른 박막의 연마특성을 연구하였다. 본 실험에서 사용된 ITO 박막은 RF Sputtering에 의해 제작되었고 하부 기판은 석영 Glass가 사용되었다. 광역평탄화를 위한 CMP 공정은 고분자 물질계열의 패드위에 슬러리입자를 공급하고 웨이퍼 캐리어에 하중을 가하며 웨이퍼의 표면을 연마하는 방법으로 가공물을 탄성패드에 누르면서 상대 운동시켜 가공물과 친화력이 우수한 부식액으로 화학적 제거를 함과 동시에 초미립자로 기계적 제거를 하는 것이다. ITO 박막의 평탄화를 위한 공정조건은 Polisher pressure 300 g/$cm^2$, 슬러리 유속 80 ml/min, 플레이튼속도 60 rpm으로 하였다. 위의 조건에 따라 공정을 진행 후 연마특성을 측정하였으며 이때 사용된 슬러리는 산화막에 사용되는 실리카슬러리와 금속연마용 슬러리인 EPL을 사용하였다. 연마율은 실리카 슬러리가 EPL슬러리에 비해 높음을 확인 하였다. CMP 공정에 의해 평탄화를 수행 할 경우 실리카슬러리와 EPL슬러리 모두 CMP전에 비해 돌출된 힐록들이 감소되었음을 알 수 있었다. 비균일도 특성은 모든 슬러리가 양호한 특성을 나타내었다. 평탄화된 박막의 표면과 거칠기 특성은 AFM(XE-200, PSIA Company) 을 이용하여 분석을 하였다.

• 한국전기전자재료학회:학술대회논문집
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• 한국전기전자재료학회 2005년도 하계학술대회 논문집 Vol.6
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• pp.649-650
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• 2005

반도체는 고집적화, 고속도화, 저전력화를 목적으로 발전하고 있다. 이를 위하여 design rule의 감소, 새로운 물질과 프로세스의 적용 등 많은 연구가 이루어지고 있으며, RC delay time을 줄이기 위한 Cu 와 저유전율 재료의 적용이 그 대표적인 예라 할 수 있다. Cu 배선은 기존의 Al 배선에 비하여 높은 전자이동 (electro-migration)과 응력 이동 (stress-migration) 저항을 가짐으로써 전기적인 성능 (electrical performance) 에서 이점을 가지고 있다. 반도체에서의 Cu 배선 구조는 평탄화된 표면 및 배선들 사이에서의 좋은 전기적인 절연성을 가져야 하며, 이는 디싱(dishing)과 에로젼(erosion)의 중요한 인자가 된다. 기존의 평탄화 공정인 Cu CMP(Chemical Mechanical Polishing)에 있어서 이러한 디싱, 에로전과 같은 결함은 선결되어져야 할 문제로 인식되고 있다. 따라서 본 연구에서는 이러한 결합들을 감소시키기 위한 새로운 평탄화 방법으로 Cu gap-filling 을 하는 동시에 평탄화된 표면을 이루는 ECMD(Electro-Chemical Mechanical Deposition) 공정의 전기적 기계적 특성을 파악하였다.

• 한국산학기술학회논문지
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• 제6권3호
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• pp.261-264
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• 2005

90nm급 게이트로 활용되는 폴리실리콘을 패턴화 하기 위해서 하드 마스크의 채용 등 신공정과 함께 폴리실리콘 자체의 평탄화가 필요하다. 본 연구는 70nm 두께의 LPCVD 폴리실리콘 게이트를 상정하여 열산화막 상부에 기판 전면을 폴리실리콘으로 만들고 쾌속열처리 온도를 달리해가며 40초가 열처리하여 이때의 표면조도의 변화를 광발산 주사전자현미경(FESEM)과 주사탐침현미경(AFM)으로 확인하였다. 폴리실리콘은 $700^{\circ}C\~1100^{\circ}C$ 온도범위에서 표면 응집효과에 의해 고온에서 표면조도가 급격히 증가하는 경향이 있었으며 $700^{\circ}C$-40sec 조건에서 최적 평탄화 효과가 가능하였다.

• 한국진공학회:학술대회논문집
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• 한국진공학회 2002년도 제23회 학술발표회 초록집
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• pp.180-180
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• 2002

• 한국게임학회 논문지
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• 제9권2호
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• pp.135-142
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• 2009

메쉬 평탄화는 메쉬 표면의 잡음을 제거하는 것으로써 일반적으로 평탄화 필터를 적용하여 수행한다. 하지만 전체 과정이 CPU에서 수행되기 때문에 많은 실행 시간이 걸리는 문제점을 가진다. GPU는 부동소수점 연산에 특화되어 CPU에 비해 빠른 연산이 가능하기 때문에 복잡한 연산을 실시간으로 처리하는 것이 가능하다. 특히 메쉬 평탄화 과정은 메쉬의 각 정점이나 삼각형을 기반으로 같은 연산을 반복하기 때문에 GPU의 병렬 처리에 적합하다. 본 논문에서는 양방향 필터링에 GPU의 병렬 처리를 이용함으로써 메쉬 평탄화의 수행 시간을 줄이는 방법을 제안한다. 먼저 양방향 필터링을 위해 메쉬의 각 정점에 인접하는 삼각형들을 찾고 이들의 법선 벡터의 평균을 계산하여 정점들의 법선 벡터를 구한다. 양방향 필터링으로 각 정점의 새 위치를 계산하고 앞의 과정을 다시 수행하여 정점들의 새 법선 벡터를 계산한다.

• 한국진공학회지
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• 제12권1호
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• pp.55-63
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• 2003

150 kV급 가스 클러스터 이온 가속기를 제자하여 $CO_2$와 $N_2O$ 클러스터의 크기를 비행시간 측정법을 통하여 조사하였다. Isolated cluster ion impact를 통하여 클러스터 이온이 고체 표면과 충돌시 1nm 정도 놀이와 수십 nm 폭을 가지는 hillock을 형성시키는 것을 원자간 척력 현미경으로 관찰하였다. 또한 hillock이 존재하는 ITO 표면에 $CO_2$ 클러스터 이온을 조사하면 단원자 이온의 충돌시 보이는 sharpening 현상과는 다른 다중 충돌에 의한 sputtering 효과가 관찰되었으며, 25 kV의 가속 전압에서 $CO_2$ 클러스터 이온을 $5\times10^{-14}\textrm{cm}^2$ 만큼을 ITO 표면에 조사시킨 경우에는 표면이 평탄화되었다. 또한 표면 거칠기가 0.3 nm 정도인 Si 기판 위에 $CO_2$ 클러스터 이온을 조사하면서 이온 조사량에 따른 표면 형상 및 거칠기의 변화를 조사하였다. $10^{12}\textrm{cm}^2$ 이하의 낮은 이온 조사량에서는 hillock들의 형성과 그 밀도의 증가로 표면의 거칠기가 증가하는 surface embossment 현상이 지배적으로 이루어졌으며, 형성된 hillock의 면적과 비조사된 곳의 면적이 같아지는 임계 이온 조사량부터는 hillock이 스퍼터링되고 그 원자들의 표면확산에 따른 hillock 사이의 valley들이 채워지는 스퍼터링과 표면의 평탄화가 이루어지는 구간이 관찰되었고, 그 이후 더 높은 이온 조사량부터는 깊이 방향으로의 식각이 진행되는 연차적인 충돌과정이 관찰되었다.

• 기계저널
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• 제56권7호
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• pp.36-39
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• 2016

이 글에서는 1G DR AM급 이상의 고집적 반도체 소자를 제조하기 위해 필수적인 표면 평탄화 방법으로 CMP(Chemical Mechanical Planarization) 공정을 소개한다. 특히 반도체 소자를 구성하는 재료의 화학적 반응과 기계적 마멸 정도에 적합한 연마(polishing) 처방을 제공하고자 한다.

• 전자공학회논문지D
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• 제35D권9호
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• pp.20-25
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• 1998

대면적 평탄화 및 미세패턴형성기술로 각광받고 있는 CMP(chemical mechanical polishing) 공정을 이용하여 SiO₂ trench 패턴의 피치크기와 밀도에 따른 Cu의 평탄화 과정과 평탄화 이후의 표면 profile을 AFM(atomic forced microscopy)으로 측정하고 분석하였다. 실험결과, 평탄화 초기 연마율은 패턴밀도가 높고 피치크기가 작을수록 연마율이 증가하였으며, 초기 평탄화 이후 연마율이 급속히 감소함을 알 수 있었다. 말기 평탄화 이후, 전체 패턴의 평균 rms roughness는 120Å이었다. 그러나, 패턴피치 크기가 2㎛ 이하이고, 50% 패턴밀도를 갖는 패턴의 경우에는 Cu의 일부분이 120∼330Å 정도의 깊이로 떨어져 나가는 현상과 SiO₂와 Cu의 경계면에 oxide erosion 현상이 나타났으며, 패턴 피치 크기가 10㎛ 및 15㎛에서는 Cu와 SiO₂경계면 부분에 Cu가 260∼340Å 정도로 trench 되어 있는 것을 볼 수 있었다. 또한, SiO₂와 Cu의 패턴내부 및 접합면에서 생기는 수백 Å이하의 peeling 및 deeping 현상의 원인과 해결방안에 대해 논의하였다.

• 한국전기전자재료학회:학술대회논문집
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• 한국전기전자재료학회 2008년도 추계학술대회 논문집 Vol.21
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• pp.163-163
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• 2008

반도체 소자가 고집적화 되고 고속화를 필요로 하게 됨에 따라, 기존에 사용되었던 알루미늄이나 텅스텐보다 낮은 전기저항, 높은 electro-migration resistance으로 미세한 금속배선 처리가 가능한 Cu가 주목받게 되었다. 하지만 과잉 디싱 현상과 에로젼을 유도하여 메탈라인 브리징과 단락을 초래할 있고 Cu의 단락인 islands를 남김으로서 표면 결함을 제거하는데 효과적이지 못다는 단점을 가지고 있었다. 특히 평탄화 공정시 높은 압력으로 인하여 Cu막의 하부인 ILD막의 다공성의 low-k 물질의 손상을 초래 할 수 있는 문제점을 해결하기 위하여 기존의 CMP에 전기화학을 결합시킴으로서 낮은 하력에서의 Cu 평탄화를 달성 할 수 있는 기존의 CMP 기술에 전기화학을 접목한 새로운 개념의 ECMP (electrochemical-mechanical polishing) 기술이 생겨나게 되었다. 따라서 본 논문에서는 최적화된 ECMP 공정을 위하여 I-V곡선과 CV법을 이용하여 active. passive. trans-passive 영역의 전기화학적 특징을 알아보았고. Cu막의 표면 형상을 알아보기 위해 Scanning Electron Microscopy (SEM) 측정과 Energy Dispersive Spectroscopy (EDS) 분석을 통해 금속 화학적 조성을 조사하였다.