• Korean Journal of Materials Research
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• v.7 no.12
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• pp.1097-1104
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• 1997

인산형 연료전지(PAFC)용 전해질 매트릭스의 표면 거칠기를 감소시켜 분극저항을 줄이고 작업성을 향상시키기 위해 SiC whisker를 사용하여 일반적인 테이프 캐스팅법으로 제조된 매트릭스의 거친 표면을 평탄화 처리하였다. 구형 입자의 분무공정을 이용하여 표면 평탄화 처리(process l)하는 경우와 롤링을 이용하여 표면 평탄화 처리(process 2)하는 두가지 공정을시도하였으며, 두가지 공정 모두 기공율과 인산 함침도를 유지시키면서, 매트릭스의 표면 거칠기를 감소시키고 기공압, 가소성 및 인장강도를 향상시킬 수 있었다. 위와 같이 제조한 매트릭스로 연료전지를 구성하여 교류 임피던스 분석을 한 결과, 표면 평탄화 처리는 매트릭스 표면의 거칠기를 감소시킴으로써 전극과의 접촉시 계면에서의 분극 저항을 감소시켜 전지성능을 향상시키는 것으로 나타났다. process 2는 표면의 거칠기 감소뿐 아니라 표면에서의 인산함침도가 커서 가장 우수한 전지특성을 나타내었으며, process 1은 매트릭스 표면에 불규칙하게 존재하는 거대 기공을 완전히 제거하고 기공압을 크게 향상시킬 수 있기 때문에 대형의 매트릭스 제조를 가능하게 하였다.

• Proceedings of the Korean Institute of Electrical and Electronic Material Engineers Conference
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• 2008.06a
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• pp.539-539
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• 2008

본 논문에서는 투명전도박막의 균일한 표면특성을 확보하기 위해 광역평탄화 공정을 적용하여 투명전도 박막의 표면 거칠기를 연구하였으며 슬러리의 종류에 따른 박막의 연마특성을 연구하였다. 본 실험에서 사용된 ITO 박막은 RF Sputtering에 의해 제작되었고 하부 기판은 석영 Glass가 사용되었다. 광역평탄화를 위한 CMP 공정은 고분자 물질계열의 패드위에 슬러리입자를 공급하고 웨이퍼 캐리어에 하중을 가하며 웨이퍼의 표면을 연마하는 방법으로 가공물을 탄성패드에 누르면서 상대 운동시켜 가공물과 친화력이 우수한 부식액으로 화학적 제거를 함과 동시에 초미립자로 기계적 제거를 하는 것이다. ITO 박막의 평탄화를 위한 공정조건은 Polisher pressure 300 g/$cm^2$, 슬러리 유속 80 ml/min, 플레이튼속도 60 rpm으로 하였다. 위의 조건에 따라 공정을 진행 후 연마특성을 측정하였으며 이때 사용된 슬러리는 산화막에 사용되는 실리카슬러리와 금속연마용 슬러리인 EPL을 사용하였다. 연마율은 실리카 슬러리가 EPL슬러리에 비해 높음을 확인 하였다. CMP 공정에 의해 평탄화를 수행 할 경우 실리카슬러리와 EPL슬러리 모두 CMP전에 비해 돌출된 힐록들이 감소되었음을 알 수 있었다. 비균일도 특성은 모든 슬러리가 양호한 특성을 나타내었다. 평탄화된 박막의 표면과 거칠기 특성은 AFM(XE-200, PSIA Company) 을 이용하여 분석을 하였다.

• Proceedings of the Korean Institute of Electrical and Electronic Material Engineers Conference
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• 2005.07a
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• pp.649-650
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• 2005

반도체는 고집적화, 고속도화, 저전력화를 목적으로 발전하고 있다. 이를 위하여 design rule의 감소, 새로운 물질과 프로세스의 적용 등 많은 연구가 이루어지고 있으며, RC delay time을 줄이기 위한 Cu 와 저유전율 재료의 적용이 그 대표적인 예라 할 수 있다. Cu 배선은 기존의 Al 배선에 비하여 높은 전자이동 (electro-migration)과 응력 이동 (stress-migration) 저항을 가짐으로써 전기적인 성능 (electrical performance) 에서 이점을 가지고 있다. 반도체에서의 Cu 배선 구조는 평탄화된 표면 및 배선들 사이에서의 좋은 전기적인 절연성을 가져야 하며, 이는 디싱(dishing)과 에로젼(erosion)의 중요한 인자가 된다. 기존의 평탄화 공정인 Cu CMP(Chemical Mechanical Polishing)에 있어서 이러한 디싱, 에로전과 같은 결함은 선결되어져야 할 문제로 인식되고 있다. 따라서 본 연구에서는 이러한 결합들을 감소시키기 위한 새로운 평탄화 방법으로 Cu gap-filling 을 하는 동시에 평탄화된 표면을 이루는 ECMD(Electro-Chemical Mechanical Deposition) 공정의 전기적 기계적 특성을 파악하였다.

• Journal of the Korea Academia-Industrial cooperation Society
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• v.6 no.3
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• pp.261-264
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• 2005

The 90 nm gate pattern technology have been virtualized by employing the hard mask and the planarization of fate poly silicon. We fabricated 70nm poly-Si on $200 nm-SiO_2/p-Si(100)$ substrates using low pressure chemical vapor deposition (LPCVD) to investigate roughness evolution by varying rapid annealing temperatures. The samples were annealed at the temperatures of $700^{\circ}C\~1100^{\circ}C$ for 40 seconds with a rapid thermal annealer. The surface image and the surface roughness were measured by a field emission scanning electron microscopy (FESEM) and an atomic force microscopy (AFM), respectively. The poly silicon surface became more rough as temperature increased due to surface agglomeration. The optimum conditions of poly silicon planarization were achieved by annealed at $700^{\circ}C$ for 40 seconds.

• Proceedings of the Korean Vacuum Society Conference
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• 2002.06a
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• pp.180-180
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• 2002

• Journal of Korea Game Society
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• v.9 no.2
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• pp.135-142
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• 2009

Mesh denoising is a method to remove noise applying various filters. However, those methods usually spend much time since filtering is performed on CPU. Because GPU is specialized for floating point operations and faster than CPU, real-time processing for complex operations is possible. Especially mesh denoising is adequate for GPU parallel processing since it repeats the same operations for vertices or triangles. In this paper, we propose mesh denoising algorithm based on bilateral filtering using GPU parallel processing to reduce processing time. It finds neighbor triangles of each vertex for applying bilateral filter, and computes its normal vector. Then it performs bilateral filtering to estimate new vertex position and to update its normal vector.

• Journal of the Korean Vacuum Society
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• v.12 no.1
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• pp.55-63
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• 2003

A 150 kV gas cluster ion accelerator was constructed and the cluster sizes of $CO_2$ and $N_2O$ gases were measured using time-of-flight mast spectrometry. Through isolated cluster ion impact on a HOPG, hillock with 1 nm height and a few tenth m in diameter were found to be formed by an atomic force microscope. When monomer ion beams were irradiated on the hillocks existed on a ITO surface, they became sharper and the surface became rougher. But they changed into round-shaped ones by cluster ion irradiation and the surface became smooth after the irradiation of $5\times10^{-14}\textrm{cm}^2$ at 25 kV. As the cluster ion dose was varied, the change of surface morphology and roughness of Si was examined. At the lower dose, the density of hillocks and surface roughness were increased, called surface embossment process. And then after the critical dose at which the area of the formed hillocks equals to the unirradiated area, the sputtering from the hillocks was predominantly evolved, and dislocated atoms were diffused and filled among the valleys, called surface sputtering and smoothing process. At the higher ion dose, the surface consisting of loosely bounded atoms was effectively sputtered into the depth and etching phenomenon was happened, called surface etching process.

• Journal of the KSME
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• v.56 no.7
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• pp.36-39
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• 2016

이 글에서는 1G DR AM급 이상의 고집적 반도체 소자를 제조하기 위해 필수적인 표면 평탄화 방법으로 CMP(Chemical Mechanical Planarization) 공정을 소개한다. 특히 반도체 소자를 구성하는 재료의 화학적 반응과 기계적 마멸 정도에 적합한 연마(polishing) 처방을 제공하고자 한다.

• Journal of the Korean Institute of Telematics and Electronics D
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• v.35D no.9
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• pp.20-25
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• 1998

Cu removal rates for various SiO$_2$ trench pitch sizes and densities and AFM images of surface profiles after global planarization using Cu CMP technology are investigated. In the experimental results, Cu removal rates are increasing as the pattern densities and pattern pitches are getting high and low, respectively, and then decreasing after local planarization. The rms roughness after global planarization are about 120$\AA$. AFM images with a 50% pattern density for 1${\mu}{\textrm}{m}$ and 2${\mu}{\textrm}{m}$ pitches show that thicknesses of 120~330$\AA$ Cu interconnects have been peeled off and oxide erosion of Cu/Sio$_2$ sidewall is observed. However, AFM images with a 50% pattern density for 10${\mu}{\textrm}{m}$ and 15${\mu}{\textrm}{m}$ pitches show that 260~340$\AA$ thick Cu interconnects have been trenched at the boundaries of Cu/Sio$_2$ sidewall.

• Proceedings of the Korean Institute of Electrical and Electronic Material Engineers Conference
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• 2008.11a
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• pp.163-163
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• 2008

반도체 소자가 고집적화 되고 고속화를 필요로 하게 됨에 따라, 기존에 사용되었던 알루미늄이나 텅스텐보다 낮은 전기저항, 높은 electro-migration resistance으로 미세한 금속배선 처리가 가능한 Cu가 주목받게 되었다. 하지만 과잉 디싱 현상과 에로젼을 유도하여 메탈라인 브리징과 단락을 초래할 있고 Cu의 단락인 islands를 남김으로서 표면 결함을 제거하는데 효과적이지 못다는 단점을 가지고 있었다. 특히 평탄화 공정시 높은 압력으로 인하여 Cu막의 하부인 ILD막의 다공성의 low-k 물질의 손상을 초래 할 수 있는 문제점을 해결하기 위하여 기존의 CMP에 전기화학을 결합시킴으로서 낮은 하력에서의 Cu 평탄화를 달성 할 수 있는 기존의 CMP 기술에 전기화학을 접목한 새로운 개념의 ECMP (electrochemical-mechanical polishing) 기술이 생겨나게 되었다. 따라서 본 논문에서는 최적화된 ECMP 공정을 위하여 I-V곡선과 CV법을 이용하여 active. passive. trans-passive 영역의 전기화학적 특징을 알아보았고. Cu막의 표면 형상을 알아보기 위해 Scanning Electron Microscopy (SEM) 측정과 Energy Dispersive Spectroscopy (EDS) 분석을 통해 금속 화학적 조성을 조사하였다.